使用栅极感应漏极泄漏在对3rd存储器编程期间进行预充电的制作方法
【技术领域】
[0001] 本发明涉及用于对3D非易失性存储器设备中的存储器单元进行编程的技术。
【背景技术】
[0002] 近来，已提出使用有时被称为位成本可扩展（BiCS)架构的3D堆叠式存储器结构 的超高密度存储设备。例如，3DNAND堆叠式存储器设备可以由交替的导电层和介电层的阵 列形成。在这些层中钻有存储器孔（memoryhole)以同时限定很多存储器层。然后，通过 利用适当的材料填充存储器孔来形成NAND串。直线型NAND串在一个存储器孔中延伸，而 管状或U形NAND串（P-BiCS)包括一对竖直的存储器单元列，该对竖直的存储器单元列在 两个存储器孔中延伸并且通过底部背栅接合。存储器单元的控制栅极由导电层提供。
【附图说明】
[0003] 在不同的附图中，具有相似附图标记的元件指代共同部件。
[0004] 图1A是3D堆叠式非易失性存储器设备的透视图。
[0005] 图1B是图1A的3D堆叠式非易失性存储器设备100的功能框图。
[0006] 图2A描绘了块200的U形NAND实施例的顶视图，作为图1A中的BLK0的示例实 现方式，其示出了示例S⑶线子集S⑶L-SB0和S⑶L-SB1。
[0007]图2B描绘了图2A的块200，其示出了示例字线子集WL3D-SB和WL3S-SB以及示例 位线子集BL-SB0和BL-SB1。
[0008] 图2C描绘了图2A的块200的部分210沿线220的横截面图。
[0009] 图3A描绘了图2C的列C0D的区域236的特写图，其示出了漏极侧选择门SGD0和 存储器单元M03。
[0010] 图3B描绘了图3A的列C0D的横截面图。
[0011] 图3C描绘了示出与图2A和图2C的块的部分210以及图2B的位线子块BL-SB0 和BL-SB1 -致的、一组U形NAND串的电路300的一个实施例。
[0012] 图4A描绘了图1A的块BLK0的直线型NAND串实施例480的顶视图，其示出了示 例S⑶线子集S⑶L-SB0A和S⑶L-SB1A以及示例位线子集。
[0013] 图4B描绘了图4A的块BLK0,其示出了示例WL子集WL3-SB以及示例位线子集 BL-SB0A和BL-SB1A。
[0014] 图4C描绘了图4A的块480的部分488沿线486的横截面图。
[0015] 图5A描绘了一组存储元件的阈值电压分布。
[0016] 图5B描绘了擦除操作中的一系列擦除脉冲和验证脉冲，其中Verase在连续的擦 除-验证迭代中升高。
[0017] 图6描绘了示例编程操作的流程图。
[0018] 图7描绘了编程操作的一系列编程-验证迭代。
[0019] 图8A至图8E描绘了诸如结合图6详述的编程操作的编程-验证迭代的编程部分 中的电压，其中针对抑制的NAND串的沟道而使用GIDL进行预充电。
[0020] 图8F描绘了图3C中的NS0和NS0A，其示出了结合图8A至图8E描述的电压。
[0021] 图9A至图9E描绘了在编程操作的编程-验证迭代的编程部分中的电压，其中，针 对抑制的NAND串的沟道而试图使用位线驱动进行预充电。
[0022] 图10描绘了在U形NAND串中的空穴和电子的移动，其中，在编程操作的预充电阶 段中使用GIDL。
【具体实施方式】
[0023] 提供了用于对3D堆叠式非易失性存储器设备中的NAND串的沟道进行预充电的技 术。这样的存储器设备包括：在其中形成有存储元件的交替的导电层和绝缘层。通常将这 样的存储器设备的块划分成多个子块以进行擦除操作和编程操作，其中，所有子块共有相 同字线（WL)偏压、位线（BL)偏压和源极线（SL)偏压，但是具有单独的选择门（SGS和SGD) 偏压。为此，BiCS技术中的块大小较大（例如，16MB)。
[0024]由于该较大的块大小，期望使用更小的单元大小的编程/擦除操作。对于部分块 擦除，一种方法是选择性字线擦除，其中，对连接至要擦除的存储元件的字线施加0V，并且 对连接至不擦除的存储元件的字线施加高偏压。以这种方式，可以擦除沿着NAND串的一组 单元，同时其他单元的阈值电压（Vth)未改变。
[0025] 然而，通过减小有效块大小，对于编程操作而言存在潜在问题。具体地，当部分地 或全部地对抑制的NAND串进行编程时，因为被编程的存储元件可以切断沟道，所以可能难 以或不可能对沟道进行预充电。例如，抑制的NAND串可能在漏极侧上具有被编程的存储元 件而在源极侧上具有被擦除的存储元件，在这种情况下，因为在漏极侧的存储元件可以切 断在漏极侧的沟道，所以难以或不可能对在源极侧的沟道进行预充电。在另一示例中，抑制 的NAND串可能具有不相邻的存储元件，诸如当编程操作不严格地遵循逐字线编程序列时， 在逐字线编程序列中，在对连接至下一（WLn+1)条字线的存储元件进行编程之前，对所有 子块中的连接至第n条字线（WLn)的存储元件完成编程。
[0026] 缺少预充电会减小达到的峰值沟道升压电势，从而导致在对未抑制的NAND中的 未抑制的存储元件进行编程时对抑制的NAND串中的抑制的存储元件的编程干扰。
[0027] 提出了在编程操作的预充电时段期间使用抑制的NAND串的SGD晶体管来通过栅 极感应漏极泄漏产生空穴电流。在预充电时段中，对SGD晶体管的控制栅极施加低偏压（例 如，0V)，并且对位线施加高偏压（例如，>4V至6V，诸如8V)。该较大的栅漏电压差可以在 SGD晶体管的漏极侧感应GIDL电流。GIDL电流包括电子空穴对，其中，电子被扫向位线，而 空穴迀移到沟道中并由此对沟道充电。同时，在预充电期间对所有WL施加0V偏压。如果 漏极侧存储元件已被编程（在这种情况下，多数存储元件的Vth>0V，诸如Vth=IV至3V)， 则沟道电势最初将低于0V。位线与漏极侧沟道之间的大电压差有助于增大GIDL电流并且 引起在多晶硅沟道中的电子/空穴生成，其中，生成的空穴有助于为沟道充电。
[0028] 根据漏极侧沟道电容（针对32层BiCS结构）和典型的S⑶GIDL电流值，可以估 计，在短的预充电时间内，可以通过使用SGD晶体管上的Vgd= -8V来将漏极侧沟道电势充 电至少1. 5V。此外，可以通过使SG漏极侧结最优来改进该预充电。例如，可以通过使在SOT 晶体管的栅极-漏极交叠区域下方的漏极结更陡峭来增强GIDL生成。
[0029] 图1A是3D堆叠式非易失性存储器设备的透视图。存储器设备100包括衬底101。 在衬底上是存储器单元的示例块BLK0和BLK1以及具有供块使用的电路的外围区域104。衬 底101还可以承载这些块下方的电路以及沿导电路径被图案化以传送电路的信号的一个 或多个下部金属层。这些块形成在存储器设备的中间区域102中。在存储器设备的上部区 域103中，一个或多个上部金属层沿导电路径被图案化以传送电路的信号。每个块包括存 储器单元的堆叠区，其中该堆叠的交替层级表示字线。在一种可能的方法中，每个块具有相 对的分层侧面，竖直触点从这些侧面向上延伸至上部金属层以形成至导电路径的连接。尽 管以两个块为例进行描述，但是可以使用在x方向和/或y方向上延伸的附加块。
[0030] 在一种可能的方法中，平面在x方向上的长度表示至字线的信号路径在一个或多 个上部金属层中延伸的方向（字线方向或SGD线方向），以及平面在y方向上的宽度表示至 位线的信号路径在一个或多个上部金属层中延伸的方向（位线方向）。z方向表示存储器 设备的高度。
[0031] 图1B是图1A的3D堆叠式非易失性存储器设备100的功能框图。存储器设备100 可以包括一个或多个存储器管芯108。存储器管芯108包括存储元件126的3D(三维）存 储器阵列126,例如包括块BLK0和BLK1、控制电路110以及读/写电路128。存储器阵列 126经由行解码器124通过字线以及经由列解码器132通过位线可寻址。读/写电路128 包括多个感测块130 (感测电路），并且允许并行地对存储元件的页面进行读取或编程。通 常，控制器122与一个或多个存储器管芯108 -样包括在同一存储器设备100 (例如，可移 动存储卡）中。命令和数据经由线路120在主机与控制器122之间以及经由线路118在控 制器与一个或多个存储器管芯108之间传输。
[0032] 控制电路110与读/写电路128协作以对存储器阵列126执行存储操作，并且控制 电路110包括状态机112、片上地址解码器114以及电力控制模块116。状态机112提供对 存储器操作的芯片级控制。片上地址解码器114提供由主机或存储器控制器使用的地址与 由解码器124和132使用的硬件地址之间的地址接口。电力控制模块116控制在存储器操 作期间供给至字线和位线的电力和电压。电力控制模块116可以包括用于字线层和字线层 部分的驱动器、漏极侧选择门驱动器和源极侧选择门驱动器（例如，称为存储器单元串（诸 如NAND串）的漏极侧或端和源极侧或端）以及源极线。在一种方法中，感测块130可以包 括位线驱动器。
[0033] 在一些实现方式中，可以将部件中的一些部件进行组合。在各种设计中，可以将除 存储器阵列126之外的部件中的一个或多个部件（单独地或组合地）看作至少一个控制电 路。例如，控制电路可以包括下述中的任一个或其组合：控制电路110、状态机112、解码器 114/132、电力控制116、感测块130、读/写电路128和控制器122等。
[0034] 在另一实施例中，非易失性存储器系统使用双行/列解码器以及读/写电路。各 个外围电路对存储器阵列126的访问在该阵列的相对侧以对称方式来实现，使得每侧的访 问线和电路的密度减小了一半。因此，将行解码器分成两个行解码器以及将列解码器分成 两个列解码器。类似地，将读/写电路分成从阵列126的底部连接至位线的读/写电路以 及从阵列126的顶部连接至位线的读/写电路。以这种方式，读/写模块的密度减小了一 半。
[0035] 还可以使用除NAND闪速存储器之外的其他类型的非易失性存储器。
[0036] 图2A描绘了块200的U形NAND实施例的顶视图，作为图1A中的BLK0的示例实 现，其示出了示例SGD线子集SGDL-SB0和SGDL-SB1。该视图具有堆叠中的多个字线层之中 的代表层。还参照图2C，该堆叠包括交替的介电层和导电层。介电层包括D0至D5,并且可 以由例如Si02制成。导电层包括：作为背栅层的BG;形成字线层的WL0至WL3,例如在该层 中至存储器单元的控制栅极的导电路径；以及形成选择门层的SG，例如至NAND串的选择门 晶体管的控制栅极的导电路径。图2A的字线层可以表示例如WL0至WL3中的任一个。导 电层可以包括例如掺杂的多晶硅或金属硅化物。可以向背栅施加5V至10V的示例电压以 保持连接漏极侧列和源极侧列的导电状态。
[0037] 对于每个块，字线层被划分成两个字线层部分（或平面）202和204。可以认为每 个字线层或字线层部分仅仅是字线。每个块包括缝隙图案（slitpa