，用于图3C和图8F中的BLO)Vbl_inhibited(曲线图900)以及 用于未抑制的NAND串的位线电压（例如，用于图3C和图8F中的BL1)Vbl_uninhibited(曲 线图901)。
[0106] 图9B描绘了可以为抑制的NAND串和未抑制的NAND串所共有的源极线电压 Vsl(曲线图902)。
[0107] 图9C描绘了SGD晶体管的控制栅极电压Vsgd(曲线图903)。还描绘了SGS晶体 管的控制栅极电压Vsgs(曲线图904)，该控制栅极电压Vsgs可以为抑制的NAND串和未抑 制的NAND串所共有。
[0108] 图9D描绘了选择的字线的电压WL_sel(曲线图905)。还描绘了未选择的字线的 电压WL_unsel(曲线图906)。
[0109] 图9E描绘了针对情况A的抑制的NAND串的沟道电压Vch_inhibited_A(曲线图 907)。还描绘了针对情况B的抑制的NAND串的沟道电压Vch_inhibited_B(曲线图909)。 还描绘了未抑制的NAND串的沟道电压Vch_uninhibited(曲线图908)。
[0110]Vbl_inhibited初始为0V并且在预充电阶段和编程阶段升高至Vdd(例如，2. 5V)。 在Vsgd在预充电阶段处于Vsgd_high(例如，5V)的情况下，以Vsgd_high-Vdd= 2. 5V向 SGD晶体管施加正向偏压。假定SGD晶体管的Vth为IV，则SGD晶体管在预充电阶段将 处于导电状态。如果NAND串被完全擦除，则这使得沟道能够被位线电压驱动，使得Vch_ inhibited=Vpre_charge_A(例如，Vdd减去小损失）。由于存储元件被擦除，因此这些存 储元件将充当允许位线电压在沟道中通过的导电晶体管。然而，如果NAND串被部分地或全 部编程（NAND串的存储元件中的一个或多个存储元件处于编程状态，诸如A、B或C)，则被 编程的存储元件可以充当不允许位线电压在沟道中通过的不导电晶体管。被编程的存储元 件的Vth可以为大约IV至3V。因此，如由为0V或接近0V的Vch_inhibited_B所表示，整 个沟道在预充电阶段未被升压（或者仅被微弱地升压）。
[0111] 例如，如所论述的那样，可以对NAND串部分地编程，诸如在对其漏极侧存储元件 进行编程而不对其源极侧存储元件进行编程时。在这种情况下，沟道在漏极侧存储元件下 方被切断，使得沟道的在源极侧存储元件下方的部分不能由位线电压驱动。对于在其源极 侧存储元件被编程而漏极侧存储元件未被编程的情况下被部分编程的NAND串，沟道在源 极侧存储元件下方被切断而在漏极侧存储元件下方未被切断。在这种情况下，沟道的在漏 极侧存储元件下方的部分可以由位线电压驱动。然而，在任何可能的情况下允许在抑制的 NAND串的所有沟道中升压的预充电技术是最有用的。
[0112] 在预充电时段结束时，在t2处，Vsgd从Vsgd_high降低到Vsgd_nom，从而使得S⑶ 晶体管转变为不导电状态。因此，沟道被浮置并且可以如先前所述那样被电容性耦合。
[0113] 对于通过驱动位线来对沟道预充电的情况A，Vch_inhibited_A由于源自字线电 压WL_sel和WL_unsel的电容性親合而在t4处从Vpre_charge_A增加到Vchla。增加量是 字线与沟道的耦合率X电压增加量（Vpass)的函数。随后，在t6处，WL_sel从Vpass增加 到Vpgm(编程电平），从而引起Vch_inhibited_A从Vchla到Vch2a的进一步更小的增加。 增加量是选择的字线与沟道的耦合率X电压增加量（Vpgm-Vpass)的函数。Vch2a可以与 Vpass大约相同。在该情况A下，Vch_inhibited_A是从Vpre-charge电容性親合的，使得 其达到相对高峰值电平的Vch2。
[0114] 对于不能通过驱动位线来对沟道预充电的情况B，Vch_inhibited_B在预充电阶 段期间保持于0V，然后由于源自字线电压WL_sel和WL_unsel的电容性耦合而在t4处从0V 增加到Vchlb。增加量是字线与沟道的耦合率X电压增加量（Vpass)的函数。随后，在t6 处，WL_sel从Vpass增加到Vpgm，从而引起Vch_inhibited_B从Vchlb到Vch2b的进一步 更小的增加。增加量是选择的字线与沟道的耦合率X电压增加量（Vpgm-Vpass)的函数。 在该情况B下，Vch_inhibited_B是从0V而不是从更高的预充电电压电容性耦合的，使得其 达到相对低峰值电平Vch2b。具体地，Vch2b〈Vch2a并且Vchlb〈Vchla。此外，Vch2b〈Vch2 并且Vchlb〈Vchl，使得峰值升压低于用图8A至图8E的⑶IL预充电方法获得的峰值升压。
[0115] 对于选择的、未抑制的NAND串，Vbl_uninhibited为0V(曲线图901)。在一种方法 中，在时段t0至t9期间，使未抑制的NAND串的沟道接地，以使得Vch_uninhibited= 0V。
[0116] 图10描绘了U形NAND串中的空穴和电子的移动，其中，在编程操作的预充电阶段 中使用GIDL。在使用与包括图2C和图3C的先前阐述一致的标记的情况下，示例U形NAND 串NSOA包括漏极侧列CODA和源极侧列COSA。漏极侧包括经由NSOA的漏极端240A连接至 位线BL0A的沟道区域CHd。源极侧包括经由NS0A的源极端242A连接至源极线SL0A的沟道 区域CHs。中间沟道区域CHi在CHs与CHd之间。电荷捕获层（CTL)297A、隧道层（TNL)298A 以及块氧化物（BOX) 296A为在该串的存储器孔延伸的环形层。沟道的不同区域与相应的存 储元件或选择门晶体管相关联。
[0117] 漏极侧包括具有控制栅极CGDA的S⑶晶体管S⑶0A。漏极侧还包括具有各自的控 制栅极CG00A、CG01A、CG02A和CG03A以及各自的TNL区域T00A、T01A、T02A和T03A的存 储元件M00A、M01A、M02A和M03A。当相应的存储元件处于编程状态时，TNL区域可以储存 电荷。源极侧包括具有控制栅极CGSA的SGS晶体管SGS0A。源极侧还包括具有各自的控制 栅极CG10A、CG11A、CG12A和CG13A以及各自的TNL区域T10A、T11A、T12A和T13A的存储 元件M10A、M11A、M12A和M13A。背栅BG0A具有控制栅极CGBA。
[0118] 在沟道S层中将包括空穴H的代表性空穴描绘为具有" + "符号的圆圈，并且在沟 道区域中将包括电子E的代表性电子描绘为具有符号的圆圈。如先前所述，在SGD晶 体管的漏极端子处通过GIDL处理生成电子空穴对。代表性电子空穴对包括电子E和空穴 H。最初，在预充电时段期间，在SGD晶体管处生成电子空穴对。空穴远离驱动端移动，从而 对沟道进行充电。电子由于位线处的正电荷而朝向位线移动。
[0119] 尽管描绘了U形NAND串，但是相同理论适用于直线型NAND串，在该情况下，作为 直线型NAND串的相应的漏极侧半部和源极侧半部，漏极侧列和源极侧列变得对齐。
[0120] 因此，可以看出，在一种实施例中，提供了一种用于在3D堆叠式非易失性存储器 设备（100)中进行编程的方法。该方法包括：驱动未抑制的NAND串（NS0)的沟道的电压 (Vch_uninhibited)，该未抑制的NAND串被选择用于编程，并且包括被选择用于编程的选 择的非易失性存储元件（M13)以及未被选择用于编程的多个未选择的非易失性存储元件 (M03,M02,M01，M00,M10,Mil，M12);在该驱动期间，通过将抑制的NAND串的漏极侧选择门 (SGD0A)和源极侧选择门（SGS0A)设置处于不导电状态来使该抑制的NAND串（NS0A)的沟 道（CHd，CHi，CHs)的电压（Vch_inhibited)浮动，该抑制的NAND串包括经由选择的字线 (830)连接至选择的非易失性存储元件的非易失性存储元件（M13A)、以及经由未选择的字 线（822,824,826,828,836,834,832)连接至多个未选择的非易失性存储元件的多个非易 失性存储元件（M03A，M02A，M01A，M00A，M10A，M11A，M12A);在该浮动期间，使用来自抑制的 NAND串的漏极侧选择门的栅极感应漏极泄漏来将该抑制的NAND串的沟道的电压增加到预 充电电平（Vpre-charge)，并且使用电容性耦合将该抑制的NAND串的沟道的电压从预充电 电平增加到编程抑制电平（Vch2);以及在该抑制的NAND串的沟道的电压处于编程抑制电 平时，将选择的字线的电压（WL_sel)增加到编程电平（Vpgm)并且将选择的字线的电压保 持处于编程电平。
[0121] 通过将未选择的字线上的电压（WL_unsel)从初始电平（0V)增加到通过电压电平 (Vpass)来实现电容性耦合，其中，该通过电压电平小于编程电平。
[0122] 在另一实施例中，一种3D堆叠式非易失性存储器设备包括：未抑制的NAND串，其 被选择用于编程，并且包括沟道、被选择用于编程的选择的非易失性存储元件、未被选择用 于编程的多个未选择的非易失性存储元件、包括漏极和控制栅极的漏极侧选择门以及源极 侧选择门；第一位线，连接至未抑制的NAND串的漏极侧选择门的漏极；抑制的NAND串，包 括沟道、经由选择的字线连接至选择的非易失性存储元件的非易失性存储元件、经由未选 择的字线连接至多个未选择的非易失性存储元件的多个其他未选择的非易失性存储元件、 包括漏极和控制栅极的漏极侧选择门以及源极侧选择门；第二位线，连接至抑制的NAND串 的漏极侧选择门的漏极；导电路径，将抑制的NAND串的漏极侧选择门的控制栅极连接至未 抑制的NAND串的漏极侧选择门的控制栅极；以及控制电路，该控制电路：在编程-验证迭 代的编程部分中，驱动未抑制的NAND串的沟道的电压并且使该抑制的NAND串的沟道的电 压浮动；在浮动期间，使用来自抑制的NAND串的漏极侧选择门的栅极感应漏极泄漏来将该 抑制的NAND串的沟道的电压增加到预充电电平，并且使用电容性耦合将抑制的NAND串的 沟道的电压从预充电电平增加到编程抑制电平；以及在抑制的NAND串的沟道的电压处于 编程抑制电平时，将选择的字线的电压增加到编程电平（20V)并且将选择的字线的电压保 持处于编程电平以对选择的非易失性存储元件进行编程。
[0123] 在另一实施例中，一种用于在3D堆叠式非易失性存储器设备中实现的方法包括： 使用来自抑制的NAND串（NS0A)的漏极侧选择门（SGD0A)的栅极感应漏极泄漏来将该抑 制的NAND串（NS0A)的沟道（CHd，CHi，CHs)的电压（Vch_inhibited)预充电至预充电电 平（Vpre-charge)，该抑制的NAND串包括经由选择的字线（830)连接至未抑制的NAND串 (NS0)的选择的非易失性存储元件（M13)的非易失性存储元件（M13A)以及经由对应的多 条未选择的字线（822,824,826,828,836,834,832)连接至未抑制的NAND串的多个未选择 的非易失性存储元件（M03，M02，M01，M00，M10，M11，M