专利名称：采用抬高的源极漏极和替代金属栅极的互补型金属氧化物半导体集成电路的制作方法
釆用抬高的源极漏极和替代金属栅极的互补型金属氧化物半导体集成电路
背景技术：
本发明大体上涉及集成电路的制造。
在CMOS技术中，为了提高NMOS和PMOS深亚微米晶体管 的性能，现有技术在PMOS晶体管的沟道中使用压应力，而对NMOS 晶体管则使用拉应力。
使用应变沟道的现有技术受到很多限制。例如在PMOS器件中 可能产生多晶硅耗尽效应。另外，在PMOS器件中可能会发生拉应 变。剩余的拉应变降低PMOS器件的空穴迁移率。
因此，需要一种更好的互补型金属氧化物半导体的制造工艺， 特别是一种能提高PMOS器件性能的工艺方法。
附图简述
图1是处于制造初期阶段的PMOS晶体管的放大的截面图2是处于下一个制造阶段的PMOS晶体管的放大的截面图3是根据本发明的一个实施例的处于图2所示制造阶段的下一个阶段的PMOS晶体管的放大的截面图4是根据本发明的一个实施例的处于图3所示制造阶段的下一个阶段的PMOS晶体管的放大的截面图5是根据本发明的一个实施例的处于图4所示制造阶段的下一个阶段的PMOS晶体管的放大的截面图6是根据本发明的一个实施例的处于图5所示制造阶段的下一个阶段的PMOS晶体管的放大的截面图7是根据本发明的一个实施例的处于图6所示制造阶段的下 一个阶段的PMOS晶体管的放大的截面图8是根据本发明的一个实施例的处于图7所示制造阶段的下 一个阶段的PMOS晶体管的放大的截面图9是根据本发明的一个实施例的处于图8所示制造阶段的下 一个阶段的PMOS晶体管的放大的截面图10是根据本发明的一个实施例的处于图9所示制造阶段的下 一个阶段的PMOS晶体管的放大的截面图11是根据本发明的一个实施例的处于图10所示制造阶段的 下一个阶段的PMOS晶体管的放大的截面图12是根据本发明的一个实施例的处于图11所示制造阶段的 下一个阶段的PMOS晶体管的放大的截面图13是根据本发明的一个实施例的处于图12所示制造阶段的 下一个阶段的PMOS晶体管的放大的截面图14显示了一个NMOS晶体管的实施例，该NMOS晶体管用 来与根据本发明的一个实施例的如图13所示的PMOS晶体管一起使 用。
详细i兌明
互补的一对的PMOS晶体管的制造如图1-13所示而进行。在一 个实施例中，在NMOS侧和PMOS侧这二者上，都可以沉积二氧化 硅栅极氧化物105。该栅极氧化物105可以纟皮片册极材岸牛104例如多晶 硅覆盖，并接着被硬质掩膜130覆盖，以用于生成图案(patterning)。 然后栅极材料104和栅极介电部(gate dielectric)105，例如氧化物，祐二 生成图案，以产生PMOS侧10a上的图1所示结构。栅极介电部可 能约为15埃厚，并且在一个实施例中可以进行热生长。
衬底100可以包括块硅或者介电部上的硅(Silicon-on-insulator)的 子结构。作为备选方案，衬底可以包括其它材料，这些材料可以和
硅结合，也可以不和硅结合，所述的这些材料例如包括锗、锑化 铟、碲化铅、砷化铟、石粦化铟、砷化镓或者锑化镓。尽管这里描述 了一些可以形成村底100的材料的例子，但是，任何可以作为半导 体器件基底的材料都落在本发明的精神与范畴内。浅槽隔离区20可 以由二氧化硅或其它可以把晶体管的有源区隔离开来的材料形成。
栅极材料104可以包括多晶硅，并且在一个实施例中可以是例 如约100到约2000埃厚以及约500到约1600埃厚。硬质掩膜130 可以包括氮化硅，并且在一个实施例中可以是例如约100到约500 埃厚以及约200到约350埃厚。
尖端掺杂的或稍微掺杂的源极漏极(source drain)60可以采用作为 掩膜的栅极结构来形成。可以使用离子注入法来形成源极漏极60。
当栅极材料104包括多晶硅，而硬质掩膜130包括氮化硅时， 图1中的结构可以按下面的方法来制造。在衬底100上形成可能包 括二氧化硅的伪介电层(例如通过传统的热生长工艺)，接着在介电层 上形成多晶硅层(例如通过传统的沉积工艺)。利用传统的沉积技术， 氮化硅层形成于多晶硅层上。氮化硅、多晶硅和伪介电层(dummy dielectric layer)被生成图案，以形成图案化的氮化硅层、图案化的多 晶硅层，以及图案化的介电层。当介电层由二氧化硅构成时，可以 应用常规的蚀刻方法来对多晶硅以及伪介电层进行图案化。
氮隔离层材料134可以被沉积上去(图2),并且被各向异性地进 行蚀刻，来形成侧壁隔离层(spacer)108、 109,见图3。隔离层108、 109可以达到1000埃数量级的厚度。
沟道(trench)24形成于衬底100中，见图4。沟道24可以通过利 用SFe化学药剂的反应性离子蚀刻来形成。蚀刻在一侧上被介电层20 抑制，而在一个实施例中，在另一侧上并没有大致各向同性地对栅 极结构进行底切。因此可在沟道24的内边缘上产生各向同性的蚀刻 轮廓，见图4,而留下一部分#皮稍微掺杂的源极漏极60。在该步骤 中，NMOS侧10b可能会被氧化物掩膜(未显示)覆盖。
然后，可以生长外延石圭锗源极漏极40，其填充了沟道24并且如 图5中所示地在其上延伸。沟道24可以用含有10-40原子百分比的 锗的硅锗来填充。可以通过利用乙硼烷源的原位掺杂来进行源极漏 极掺杂。该外延源极漏极40只在沟道24中生长，因为所有其它的 材料都被掩膜掩盖或覆盖了。该源极漏极40升高并继续生长直到面 (facet)会合。在一些实施例中，可以接着使用源极漏极注入。
如图6所示，在把NMOS侧的掩膜去除之后，可以把图3的结 构用介电层112覆盖，介电层112例如是介电常数较低的材料如氧 化物和氮化物的蚀刻阻止层(NESL)120。该层112可以掺入,舞、硼或 者其它材料，它可以由高浓度的等离子体沉积而成。然后该介电层112 可以被平面化(planarize)降低到栅极材料104的上表面，从而将硬质 掩膜130以及NESL120去除，如图7所示。该层120可以是氮化物。 它作为蚀刻阻止层和张力层来辅助NMOS侧，但是可能会由于产生 了应变而使PMOS侧10a性能降低。因此把PMOS侧的NESL120去 除，可以提高性能。
如图8所示，可以去除栅极材料104而在剩余的栅极氧化物105 上形成沟道113。去除栅极材料104可以通过很多方法来实现，例如 相对于NMOS晶体管的栅极材料对栅极材料104进行选择性的蚀刻， 或者在图8所示的工艺过程中掩蔽NMOS晶体管。
去除栅极材料104,来产生位于侧壁隔离层108、 109之间的沟 道113, 从而产生如图8中所示的结构。在一个实施例中，湿蚀刻方 法对位于相应的NMOS晶体管材料(未显示)上的材料104是选择性 的，可以应用此方法来去除材料104，而不会去除NMOS材料的主 要部分。
在一些实施例中，可以对该层104进行有选择的去除。在一个 实施例中，层104以充分的时间和充分的温度(例如约为60°C到90°C) 暴露于包括了按体积计算约20%到30。/。的四甲基氢氧化铵(TMAH)的去电离的水溶液中，应用声能去除所有的层106，同时不会去除任何 NMOS晶体管结构(未显示)的主要部分。
作为备选方案，可以应用干蚀刻方法来选择性地去除层104。当 栅极层104是掺杂的P型(例如带有硼)，这样一种干蚀刻方法可以包 含把牺牲性的栅电极层104暴露在源自六氟化硫("SFe")、溴化氬 ("HBr")、碘化氢("HI")、氯、氩、及/或氦的等离子体中。这样的选 择性的干蚀刻方法可以在平行金属板反应器或者电子回旋共振蚀刻 器中进行。
在去除材料104之后，去除介电层105。当介电层105由二氧化 硅组成时，介电层105可以利用蚀刻工艺而去除，这种蚀刻工艺对 于二氧化硅来说可以选择性地产生图9所示的结构。这样的蚀刻工 艺包括把层105暴露于含有约ly。的去电离的氬氟酸(HF)水溶液中， 或应用使用基于碳氟化合物的等离子体的干蚀刻工艺。层105可能 只暴露有限的时间，因为去除层105的蚀刻工艺过程也会去除一部 分的介电层112。应当记住，假如利用基于1%HF的溶液来去除层 105，该器件暴露在溶液中的时间不能超过约60秒，例如约30秒或 更少。当最初沉积时如果层105不到约30 *矣厚，则可去除层105, 而不去除主要量的介电层112。
接下来，可以将新的栅极介电部114沉积上去并进行平面化， 以得到U形形状，其把开口 113排齐，如图IO所示。尽管栅极介电 层114可以包括任何可作为栅极介电部的材料(其中栅极介电部用于 包括有金属栅电极的PMOS晶体管)，但是，栅极介电层114可以包 括介电常数大于10的高电介常数(k)金属氧化物介电部材料。 一些可 以用来制造高k值的栅极介电部114的材料包括氧化铪、氧化铪 硅，氧化镧，氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、 氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、以及铌酸铅 锌。尤其适用的金属氧化物包括氧化铪、氧化锆以及氧化铝。尽管这里描述了一些可以用来形成高k值栅极介电层114的金属氧化物 的示例，但是，该介电层也可由其它金属氧化物来形成。
利用传统的沉积方法，例如传统的化学气相沉积("CVD")、低压 CVD、或者物理气相沉积("PVD")工艺，可以把高k值栅极介电层114 形成于衬底100上。优选利用传统的原子层CVD工艺。在此工艺中， 金属氧化物前体(例如金属氯化物)和蒸气以选定的流速引入CVD反 应器中，反应器在选定的温度和压力下运行，以在衬底100和高k 值栅极介电层114之间产生在原子级别上(atomically)平滑的界面。 CVD反应器应运行足够的时间，来形成具有所需厚度的层。在大多 数的应用场合中，高k值栅极介电层114可以是例如小于约60埃厚 的，并且在一个实施例中厚度为大约5埃到大约40埃。
当原子层CVD工艺被用来形成高k值的栅极介电层114时，除了在沟道113的底部，此层还将形成于沟道的垂直侧上。假如高k值栅极介电层114包括氧化物，那么它可能会在表面上随机的地方 出现氧化物空隙(oxygen vacancy)和不受欢迎的不纯程度(这取决于其 制造工艺)。可能需要在层114沉积之后去掉它的不纯性，并把它氧 化，以产生具有化学当量上近乎理想化的金属:氧化物比的金属氧化 物层。
为了从该层上去除不纯性并提高其含氧量，可以对高k值栅极介电层114进行湿化学处理。该湿化学处理可以包含在足够的温度下，把高k值的栅极介电层114暴露于包括过氧化氢形成的溶液 中达充分的一段时间，以去除高k值栅极介电层114的不纯性，并 提高高k值栅极介电层114的含氧量。高k值栅极介电层114所暴 露于其中的适当时间和温度，可以由所希望的高k值栅极介电层114 的厚度和其它性质来决定。
当把高k值的栅极介电层114暴露在基于过氧化氬的溶液时，可以使用按体积计算含约2%到约30%的过氧化氢水溶液。该暴露步骤可以发生在约15°C到约40°C之间，时间最少约一分钟。在一个特别优选的实施例中，把高k值的栅极介电层114暴露于温度为大 约25°C的按体积计算约含6.7%H202的水溶液里达约IO分钟的时间。 在该暴露步骤中，希望使用频率在约10KHz到约2000KHz、而以约 1Watts/cm2到约10Watts/cm2消散的声能。在一个实施例中，可以应 用频率为约lOOOKHz的以5Watts/cm2消散的声能。
栅极金属115可以沉积到沟道113中，与介电材料112重叠， 见图11。可以对栅极金属进行平面化，以形成金属栅电极115，见 图12。
P型金属层115可以通过填充沟道113来产生。P型金属层115 可以包括任何P型导电材料，由这种P型导电材料可以生出金属PMOS 栅电极，并且它为此目的使沟道产生压应变。P型金属层的热膨胀系 数可能大于村底IOO(例如硅)。适合的金属的示例包括碳化硼、鹤、 钼、铑、钒、柏、钌、铍、4巴、钴、钛、镍、铜、锡、铝、铅、锌、 合金以及这些材料的硅化物。在一个实施例中，使用热膨胀系数大 于钨的热膨胀系数(0.4xlO-Sin./in./。C)的材料是有利的。相对较高的沉 积温度，例如400。C,可以用在一些实施例中，在槽道中产生压应变， 并且提高迁移性。P型金属层115优选具有热稳定特性，以使它适合 于制作半导体器件的金属PMOS栅电极。
可以用来形成P型金属层115的材料包括钌、钯、铂、钴、 镍、以及导电的金属氧化物，例如氧化钌。层115的金属可以与金 属氧化物介电层105的金属成分相同或不同。P型金属层115可以利 用众所周知的PVD或CVD工艺，例如传统的溅射或原子层CVD工 艺在栅极介电层105上形成。除了填充沟道113的地方外，其它的P 型金属层115部分都被去除。层115可以通过湿蚀刻或干蚀刻工艺、 或者适当的CMP操作来从器件的其它部分去除，同时介电部112作 为蚀刻或者抛光阻止结构。
P型金属层115可以补偿由硅锗抬高的源极漏极40所带来的阈 值电压漂移。可以调节或者选择此金属层115的功函数，以补偿由于使用抬高的源极漏极40而必然导致的阈值电压漂移。 一般来说， 抬高的源极漏极40导致原子价的升高，并降低了阈值电压。因此， 希望使用中隙金属(mid-gap metal)作为层115,其功函数可以补偿阈 值电压的漂移。
P型金属层115可以用作功函数为约4.9eV到约5.2eV之间的金 属PMOS栅电极，并且可以具有例如约10埃到约2000埃之间的厚 度，并且在一个实施例中其厚度为约500埃到约1600埃之间。
接着，图13所示的结构可以通过形成硅化物接触部46和氮化 物蚀刻阻止层42来完成。可以在"l妻触部46形成之后4是供氮化物蚀 刻阻止层42。
在本发明的一些实施例中，外延硅锗抬高的源极漏极40使PMOS 沟道产生压应变，以便提高迁移率并降低外部的阻抗。这在一些实 施例中可以这样来实现，即通过用硼对源极漏极40进行原位掺杂， 并为空穴注入(hole injection)降低肖特级能量势垒，从而改善接触电 阻。
在多晶硅开口抛光(图7)和/或用于形成接触部的氮化物蚀刻阻止 层42的蚀刻期间，替代金属栅极工艺可以减少多晶硅的耗尽。而同 时释放在PMOS器件中的拉应变。通过减少使空穴迁移率降低的拉 应变，可有利于PMOS器件。
可以调整取代栅电极115，以用于PMOS晶体管(在使用或不使 用高电介常数(大于IO)介电部或者栅极介电部114时)，以消除多晶 硅的耗尽并减少栅极泄露。在替代金属栅极流过程中，在PMOS器 件10a上的抛光和/或去除了拉应变的NESL120可以提高PMOS的迁 移率。
见图14， NMOS晶体管10b的制造按照传统的技术进行。
例如，NMOS晶体管10b可以具有成梯度的结合部，该成梯度 的结合部包括浅的尖端/源极/漏极39以及深的源极漏极22，它可以 通过离子注入来制造。在一些实施例中可以引入或不引入应变。在一些实施例中，栅极37是替代金属栅极，而在另一些实施例中可能 会采用传统的多晶硅栅极。栅极37可以被硅化物接触部38覆盖。 NESL120可以被保留在NMOS侧10b。
尽管只通过有限数量的实施例对本发明进行了描述，但是本领 域技术人员可以从中领会到大量的修改和变化。所附的权利要求旨 在包括所有这些落入本发明的精神和范围内的修改和变化。
权利要求
1.一种方法，包括形成替代金属栅极；以及形成抬高的P型源极漏极。
2. 根据权利要求1所述的方法，其特征在于，所述方法包括形 成介电常数大于10的栅极介电部。
3. 根据权利要求1所述的方法，其特征在于，所述方法包括形 成伪多晶硅栅电极，有选择地去除所述伪多晶硅栅电极，以及利用 金属栅电极代替所述伪多晶硅栅电极。
4. 根据权利要求1所述的方法，其特征在于，所述方法包括形 成位于所述伪多晶硅栅电极之上的氮化物蚀刻阻止层。
5. 根据权利要求4所述的方法，其特征在于，所述方法包括去 除位于互补结构的PMOS侧上的所述氮化物蚀刻阻止层。
6. 根据权利要求5所述的方法，其特征在于，所述方法包括形 成U形栅极介电部。
7. —个半导体结构，包括衬底，所述衬底具有抬高的P型源极漏极；以及 金属栅电极。
8. 根据权利要求7所述的结构，其特征在于，所述抬高的源极 漏极由硅和锗形成。
9. 根据权利要求7所述的结构，其特征在于，所述结构包括U 形栅电极。
10. 根据权利要求7所述的结构，其特征在于，所述结构包括 介电常数大于10的栅电极。
11. 一种方法，包括 形成伪栅电极；利用氮化物蚀刻阻止层覆盖所述伪栅电极；去除所述氮化物蚀刻阻止层；去除所述伪电极，并用金属栅电极来取代所述伪电极；以及 形成外延的P型源极漏极。
12. 根据权利要求11所述的方法，其特征在于，所述方法包括 形成抬高的源极漏极。
13. 根据权利要求11所述的方法，其特征在于，所述方法包括 形成介电常数大于10的4t极介电部。
14. 根据权利要求11所述的方法，其特征在于，所述方法包括 形成U型栅极介电部。
15. 根据权利要求11所述的方法，其特征在于，所述方法包括 形成P型掺杂硅锗的所述抬高的源极漏极。
16. 根据权利要求11所述的方法，其特征在于，所述方法包括 在硬质掩膜上形成所述氮化物蚀刻阻止层。
17. 根据权利要求11所述的方法，其特征在于，所述方法包括 形成多晶硅的所述伪栅电极。
18. 根据权利要求11所述的方法，其特征在于，所述方法包括 形成互补型金属氧化物半导体集成电路。
19. 根据权利要求11所述的方法，其特征在于，所述方法包括 利用金属栅电极作掩膜而蚀刻到半导体衬底内，并且通过沉积掺杂 了硼的硅锗外延材料来形成所述P型源极漏极。
20. 根据权利要求11所述的方法，其特征在于，所述方法包括 从PMOS结构上去除氮化物蚀刻阻止层，同时在NMOS结构上保留 所述氮化物蚀刻阻止层。
全文摘要
本发明涉及一种互补型金属氧化物半导体集成电路，其可以形成有PMOS器件，而该PMOS器件可利用替代金属栅极及抬高的源极漏极形成。抬高的源极漏极可以由掺杂了P型的外延沉积锗硅材料形成。替代金属栅极过程产生了金属栅电极，并且可能会涉及到氮化物蚀刻阻止层的去除。
文档编号H01L21/336GK101203947SQ200680022184
公开日2008年6月18日 申请日期2006年6月21日 优先权日2005年6月21日
发明者A·卡佩拉尼, C·巴恩斯, J·卡瓦利洛斯, J·布雷斯克, M·多奇, M·梅茨, R·曹, S·达塔 申请人:英特尔公司