具有减小的栅极到源极与栅极到漏极重叠电容的金属栅极mos晶体管的制作方法
【专利说明】具有减小的栅极到源极与栅极到漏极重叠电容的金属栅极
MOS晶体管
技术领域
[0001]本发明涉及MOS晶体管，且更特定来说，涉及金属栅极MOS晶体管及形成此类晶体管的方法。
【背景技术】
[0002]金属氧化物半导体(MOS)晶体管是众所周知的半导体装置，其可实施为η沟道(NMOS)装置或P沟道(PMOS)装置。MOS晶体管具有由沟道分离的间隔开的源极区及漏极区以及位于所述沟道上方且通过栅极电介质层与所述沟道绝缘的栅极。金属栅极MOS晶体管是一种利用金属栅极及高k栅极电介质层的类型的MOS晶体管。
[0003]图1图解说明现有技术金属栅极MOS晶体管100。MOS晶体管100包含半导体本体110，半导体本体110具有单晶硅衬底区112及接触衬底区112的沟槽隔离结构114。另夕卜，半导体本体110包含各自接触衬底区112的源极120及漏极122。源极120及漏极122各自具有与衬底区112的导电性类型相反的导电性类型。源极120包含经轻掺杂区120L及经重掺杂区120H。类似地，漏极122包含经轻掺杂区122L及经重掺杂区122H。此外，衬底区112具有位于源极120与漏极122之间的沟道区124。
[0004]如图1中所进一步展示，MOS晶体管100包含接触沟道区124且位于沟道区124上方的高k栅极电介质结构126及接触栅极电介质结构126且位于沟道区124上方的金属栅极130。MOS晶体管100还包含接触栅极电介质结构126且横向环绕栅极130的侧壁间隔件 132。
[0005]MOS晶体管100另外包含接触侧壁间隔件132且位于源极120及漏极122上方的不导电互连电介质结构138。电介质结构138可用蚀刻止挡层140及接触蚀刻止挡层140且位于蚀刻止挡层140上方的电介质层142来实施。
[0006]晶体管的阈值电压是在沟道区的顶表面处形成反转层所需的栅极电压，其足以允许电流从源极区流动到漏极区。在NMOS晶体管的情况中，η型掺杂剂原子形成反转层，而在PMOS晶体管的情况中，P型掺杂剂原子形成反转层。
[0007]在操作中，关于NMOS晶体管，当存在正漏极到源极电压Vds且栅极到源极电压V GS比阈值电压更正时，NMOS晶体管接通且电子从源极区流动到漏极区。当栅极到源极电压Ves比阈值电压更负时，MOS晶体管关断且无电子(除极小泄漏电流之外)从源极区流动到漏极区。
[0008]关于PMOS晶体管，当存在负漏极到源极电压Vds且栅极到源极电压Ves比阈值电压更负时，PMOS晶体管接通且空穴从源极区流动到漏极区。当栅极到源极电压Ves比阈值电压更正时，PMOS晶体管关断且无空穴(除极小泄漏电流之外)从源极区流动到漏极区。
[0009]MOS晶体管100的问题之一是，高k栅极电介质结构126实质上增加了栅极到源极与栅极到漏极重叠电容。因此，需要一种减小与高k电介质结构相关联的栅极到源极与栅极到漏极重叠电容的金属栅极MOS晶体管。
【发明内容】
[0010]本发明提供一种减小栅极到源极与栅极到漏极重叠电容的金属栅极MOS晶体管及形成所述晶体管的方法。
[0011]在所描述的实施例中，一种半导体结构包含具有一导电性类型的半导体区。所述半导体结构还包含各自接触所述半导体区的源极及漏极。间隔开的源极及漏极各自具有与所述半导体区的导电性类型相反的导电性类型。所述半导体结构进一步包含所述半导体区的沟道区，所述沟道区位于所述源极与所述漏极之间。另外，所述半导体结构包含接触所述沟道区且位于所述沟道区上方的栅极电介质及接触所述栅极电介质且位于所述栅极电介质上方的金属栅极。所述金属栅极具有下部宽度及大于所述下部宽度的上部宽度。
[0012]替代地，所述半导体结构包含具有一导电性类型的半导体区。所述半导体结构还包含各自接触所述半导体区的源极及漏极。间隔开的源极及漏极各自具有与所述半导体区的导电性类型相反的导电性类型。所述半导体结构进一步包含所述半导体区的沟道区，所述沟道区位于所述源极与所述漏极之间。另外，所述半导体结构包含接触所述沟道区且位于所述沟道区上方的栅极电介质及接触所述栅极电介质且位于所述栅极电介质上方的金属栅极。此外，所述半导体结构包含接触所述栅极电介质且横向环绕所述栅极电介质及所述金属栅极两者的不导电侧壁间隔件。所述不导电侧壁间隔件的一部分垂直位于所述半导体区与所述金属栅极正中间。
[0013]一种形成半导体结构的方法包含形成接触半导体区的栅极结构。所述栅极结构具有牺牲栅极电介质及牺牲栅极。所述牺牲栅极电介质接触所述半导体区。所述牺牲栅极接触所述牺牲栅极电介质。所述半导体区具有一导电性类型。所述方法还包含蚀刻掉所述牺牲栅极电介质的一部分以形成牺牲电介质结构及腔。所述牺牲电介质结构接触所述牺牲栅极及所述半导体区。所述腔垂直位于所述牺牲栅极的一部分正下方。所述方法进一步包含在已形成所述牺牲电介质结构之后，形成接触所述半导体区的源极及漏极。所述源极及所述漏极各自具有与所述半导体区的所述导电性类型相反的导电性类型。
【附图说明】
[0014]图1是图解说明现有技术金属栅极MOS晶体管100的横截面图。
[0015]图2是图解说明根据本发明的原理的金属栅极MOS晶体管200的实例的横截面图。
[0016]图3A-3M是图解说明根据本发明的原理形成金属栅极MOS晶体管的方法300的实例的横截面图。
【具体实施方式】
[0017]图2图解说明金属栅极MOS晶体管200的实例，晶体管200通过沿着已被形成为位于较远离源极及漏极处的侧壁结构的内侧形成高k栅极电介质来减小栅极到源极与栅极到漏极重叠电容。
[0018]如图2中所展示，MOS晶体管200包含半导体本体210。半导体本体210又包含单晶硅衬底区212及接触衬底区212的沟槽隔离结构214。另外，半导体本体210包含各自接触衬底区212的源极220及漏极222。
[0019]间隔开的源极220及漏极222各自具有与衬底区212的导电性类型相反的导电性类型。源极220包含经轻掺杂区220L及经重掺杂区220H。类似地，漏极222包含经轻掺杂区222L及经重掺杂区222H。此外，衬底区212具有位于源极220与漏极222之间的沟道区224。
[0020]如图2中所进一步展示，MOS晶体管200还包含接触沟道区224且位于沟道区224上方的高k栅极电介质226。高k栅极电介质结构226可用若干种材料来实施，例如氧化給及氧化硅铪的顺序层。
[0021]MOS晶体管200另外包含接触栅极电介质结构226且位于沟道区224上方的金属栅极230。金属栅极230具有上部宽度Wl大于下部宽度W2的T形状。此外，金属栅极230具有顶表面232及接触顶表面232的外表面234。高k栅极电介质结构226接触并覆盖金属栅极230的外表面234的全部。金属栅极230可用若干种材料来实施，例如氮化钛、氮化钽及铝的顺序层。
[0022]MOS晶体管200还包含接触高k栅极电介质结构226且横向环绕高k栅极电介质结构226及金属栅极230两者的侧壁间隔件236。此外，侧壁间隔件236的一部分垂直位于金属栅极230的一部分与沟道区224正中间。侧壁间隔件236还可包含彼此接触的若干个个别侧壁间隔件，例如接触氮化物(具有薄氧化物底衬)侧壁间隔件的氧化物侧壁间隔件。侧壁间隔件236可用若干种材料来实施，例如氧化物及氮化物。
[0023]MOS晶体管200另外包含接触侧壁间隔件236且位于源极220及漏极222上方的不导电互连电介质结构238。在本实例中，电介质结构238用蚀刻止挡层240及接触蚀刻止挡层240且位于蚀刻止挡层240上方的电介质层242来实施。蚀刻止挡层240可各自用若干种材料来实施，例如氮化硅或氧氮化硅。电介质层242可用若干种材料来实施，例如氧化物。MOS晶体管200以与MOS晶体管100实质上相同的方式操作，只不过MOS晶体管200具有更小的栅极到源极与栅极到漏极重叠电容。
[0024]图3A-3M图解说明形成金属栅极MOS晶体管的方法300的实例。方法300利用经部分完成的以常规方式形成的晶体管结构308，晶体管结构308包含半导体本体310。半导体本体310又包含单晶硅衬底区312及接触衬底312的沟槽隔离结构314。
[0025]如图3A中所展示，方法300通过形成接触衬底区312且位于衬底区312上方的牺牲栅极电介质层316而开始。在本实例中，使用常规程序将牺牲栅极电介质层316形成为相对厚的，具有(例如)lnm-5nm的厚度。牺牲栅极电介质层316可用若干种牺牲材料来实施，例如氧化物。
[0026]在已形成牺牲栅极电介质层316之后，使用常规程序将牺牲栅极层318形成为接触牺牲栅极电介质层316且位于牺牲栅极电介质层316上方。牺牲栅极层318可用若干种牺牲材料来实施，例如多晶硅。
[0027]此后，使用常规程序在牺牲栅极层318上形成经图案化掩模320。经图案化掩模可以若干种方式来实施，例如硬掩模或经图案化光致抗蚀剂层。(通常通过沉积氧化物层、随后沉积上覆氮化物层来形成硬掩模。接下来在所述氮化物层上形成经图案化光致抗蚀剂层，且接着蚀刻掉所述氮化物层的经暴露区。在蚀刻之后移除经图案化光致抗蚀剂层以形成硬掩模。)
[0028]如图3B中所展示，在已形成经图案化掩模320之后，使用常规程序蚀刻掉牺牲栅极层318及牺牲栅极电介质层316的经暴露区以暴露衬底区312的顶表面且形成牺牲栅极结构321。牺牲栅极结构321又包含接触衬底区312且位于衬底区312上面的牺牲栅极电介质322及接触牺牲栅极电介质322且位于牺牲栅极电介质322上方的牺牲栅极324。在蚀刻之后，以常规方式移除经图案化掩模320。
[0029]如图3C中所展示，在已移除经图案化掩模320之后，借助实质上移除比硅更多的电介质322的蚀刻剂来对牺牲栅极电介质322进行湿蚀刻或进行各向同性干蚀刻。所述蚀刻形成接触牺牲栅极324及衬底区312且位于牺牲栅极324与衬底区312之间的牺牲电介质结构326，及垂直位于牺牲栅极324的一部分与衬底区312正中间的腔328。在本实例中，腔328被形成为具有Inm到5nm的深度(水平地进行测量)。
[0030]如图3D中所展示，在已形成牺牲电介质结构326之后，使用常规程序在衬底区312、牺牲栅极324及牺牲电介质结构326上保形地形成不导电耐蚀刻层330以给腔328加衬。在本实例中，耐蚀刻层330被形成为具有Inm到5nm的厚度。
[0031]耐蚀刻层330可用若干种材料来形成，例如氮化物。可通过使用(例如)以下工艺来形成氮化物层:常规氮化硅化学气相沉积(CVD)或原子层沉积(ALD)工艺(其在氮化物层之前形成薄氧化物底衬)、常规重氮化氧化物生长工艺(例如，在氨中的热氧化物生长)、CVD氮化物与氮化氧化物生长的组合或常规等离子氮化工艺。
[0032]举例来说，当牺牲栅极324用多晶