ttern)。缝隙是指例 如在堆叠中通常从在底部的蚀刻终止层垂直地延伸至堆叠的至少顶层的空隙。可以用绝缘 材料填充缝隙以使字线层部分彼此绝缘。缝隙206是单个连续缝隙，其在块中以Z字形图 案延伸以使得块被划分成彼此绝缘的两个部分202和204。由于可以独立地驱动字线层部 分，因此该方法可以在控制存储器单元时提供更大的灵活性。
[0038] 每个块包括用圆圈表示的多行柱状（例如竖直的）存储器孔或柱（pillar)。每行 表示附图中的列的竖直组。存储器孔在堆叠中垂直地延伸，并且包括诸如竖直NAND串中的 存储器单元。存储器单元沿线220的示例列包括C0D至COT(D表示漏极侧列以及S表示源 极侧列）。该图表示简化情况，通常使用在图中左右延伸的尽可能多的行的存储器孔。此 外，附图不一定按比例绘制。存储器单元列可以以诸如子块的子集来布置。
[0039] 存储器单元的子集可以具有不同的类型，诸如WL子集、S⑶线子集和BL子集。
[0040] 图2B描绘了图2A的块200，其示出了示例字线子集WL3D-SB和WL3S-SB以及示例 位线子集BL-SB0和BL-SB1。该示例假定描绘WL3层。WL3S-SB是与在每个U形NAND串的 源极侧的一个（例如，恰好一个）存储器单元连通的字线层或字线层部分，以及WL3D-SB是 与在每个U形NAND串的漏极侧的一个（例如，恰好一个）存储器单元连通的字线层或字线 层部分。
[0041] 可以独立地防止每个子集被擦除。例如，可以通过使WL的电压浮动来独立地防止 WL子集被擦除。可以通过将SGD线的电压设置为抑制擦除的足够高（但低于所选BL偏压） 的电平来独立地防止SGD线子集被擦除。如果Vdg足够小而不能产生GIDL以对未选择的 沟道充电，则可以防止未选择的SGD线子集被擦除。相似地，可以通过将BL的电压设置为 抑制擦除的足够低的电平来独立地防止BL子集被擦除。用语"抑制擦除"等是指例如基本 上防止或不激励擦除。本文中所使用的"子集"一般是指真子集。当AC；B但A辛B时， 子集"A"是集合"B"的真子集。也就是说，A包含也包含在B中的一个或多个单元，但是A 没有包含B中的所有单元。A包含比B少的存储器单元。相同类型的子集通常彼此不同并 且不包含共同单元。不同类型的子集可以包含一个或多个共同单元。
[0042] 在使用U形NAND串时，每个S⑶线子集可以包括存储器单元列的两个相邻行。在 子集中，相邻行被缝隙分隔开。在缝隙的一侧的存储器单元列是NAND串的漏极侧列（例如， 图2C中的C0D、C1D、C2D和C3D)，以及在缝隙的另一侧的存储器单元列是NAND串的源极侧 列（例如，图2C中的C0S、C1S、C2S和C3S)。应当注意，两个漏极侧列之间的两个源极侧列 的图案在y方向上重复。
[0043] 字线驱动器可以向存储器设备的每个字线级处的字线层部分独立地提供诸如电 压波形的信号。字线层部分202和204为在WL3级处的示例。
[0044] 附图不按比例绘制并且未示出所有存储器列。例如，更实际的块可以如所示的那 样在y方向上具有12个存储器列，但是在x方向上具有很大数量的（诸如32k个）存储器 列，块中总共具有384k个存储器列。对于U形NAND串，在该示例中提供了 192k个NAND串。 对于直线型NAND串，在该示例中提供了 384k个NAND串。假设每列具有四个存储器单元， 则该集合中具有总共384kX4 = 1，536k或1，536, 000个单元。
[0045] 以下结合图3A进一步描述块200的部分210。
[0046] 图2C描绘了图2A的块200的部分210沿线220的横截面图。在多层堆叠中描 绘存储器单元列。堆叠230包括衬底101、衬底上的绝缘膜250以及在绝缘膜上的作为导 电层的背栅层BG。在背栅的在U形NAND串的各对存储器单元列下面的部分中设置有沟槽 (trench)。在沟槽中还设置有被设置在这些列中以形成存储器单元的材料层，并且用半导 体材料填充沟槽中的剩余空间以提供连接这些列的连接部分263至266。背栅从而连接每 个U形NAND串的两个列。例如，NSO(NS=NAND串）包括列C0D和C0S以及连接部分263， 并且具有漏极端232和源极端240。NS1包括列CIS和C1D以及连接部分264,并且具有漏 极端244和源极端242。NS2包括列C2D和C2S以及连接部分265。NS3包括列C3S和C3D 以及连接部分266。
[0047] 源极线SL0连接至两个相邻存储器串NS0和NS1的源极端240和242。源极线SL0 还连接至在x方向上在NS0和NS1后面的其他集合的存储器串。注意，在堆叠230中的附 加U形NAND串在横截面图中描绘的U形NAND串后面（例如沿着x轴）在SGD线方向上延 伸。U形NAND串NS0至NS3各自位于不同的S⑶线子集中，但是位于共同的BL子集中。
[0048] 还描曲线图2A中的缝隙部分206作为示例。在横截面中，看到多个缝隙部分，其 中每个缝隙部分位于U形NAND串的漏极侧列与源极侧列之间。还描绘位线BL0的一部分。
[0049] 如以下进一步详述的，短虚线描绘存储器单元和选择门晶体管。在图3A中更详细 地示出该堆叠的区域236。
[0050] 图3A描绘了图2C的列C0D的区域236的特写图，其示出了漏极侧选择门晶体管 SGD0和存储器单元（存储元件）M03。该区域示出了介电层D3至D5以及导电层WL3和SG 的部分。每列包括沿着列的侧壁沉积的多个层。这些层可以包括例如使用原子层沉积来沉 积的氧化物-氮化物-氧化物层和多晶硅层。例如，可以沉积块氧化物（BOX)作为层296， 可以沉积氮化物（诸如作为电荷捕获层（CTL)的SiN)作为层297,可以沉积隧道氧化物 (TNL)作为层298,可以沉积多晶硅体或沟道（CH)作为层299,以及可以沉积型芯填料（core filler)电介质作为区域301。在所有这些列中类似地形成另外的存储器单元。
[0051] 在对存储器单元进行编程时，将电子储存在CTL的与存储器单元相关联的部分 中。例如，在M03的CTL297中用符号表示电子。这些电子从沟道并且通过TNL被吸 进CTL中。存储器单元的阈值电压与储存的电荷量成比例地增加。
[0052] 在擦除操作期间，沟道中的电压由于栅极感应漏极泄漏（GIDL)而升高。然后将一 个或多个选择的字线层的电压压低至低电平（诸如0V)以产生使得空穴从存储器单元的本 体注入到CTL的、跨越TNL的电场，从而导致朝向擦除-验证电平Vv-erase的大Vth降级 (downshift)。如以下进一步详述，可以以连续迭代重复该过程直至满足验证条件为止。对 于未选择的字线，字线保持在高电平以使得跨越TNL的电场相对小，并且不会发生空穴隧 穿或发生很小的空穴隧穿。未选择的字线的存储器单元将经受很小的Vth降级或者不经受 Vth降级，因此，将不擦除未选择的字线的存储器单元。
[0053] 图3B描绘了图3A中的列C0D的横截面图。在一种可能的方法中，除呈圆柱形的 型芯填料之外，每层都是是环形的。
[0054] 图3C描绘了示出与图2A和图2C的块的部分210以及图2B的位线子块BL-SB0 和BL-SB1-致的、一组U形NAND串的电路300的一个实施例。NAND串NSO、NS1、NS2和 NS3与BL-SB0(第一位线子块）中的位线BL0(第一位线）连通，以及NAND串NSOA、NS1A、 NS2A和NS3A与BL-SB1(第二位线子块）中的位线BL1(第二位线）连通。在该示例中，每 个NAND串包括具有SGD晶体管和四个存储器单元的漏极侧列以及具有SGS晶体管和四个 存储器单元的源极侧列。填满的圆圈表示在NAND串的漏极侧的选择晶体管的控制栅极和 存储器单元。未填充的圆圈表示在NAND串的源极侧的选择晶体管的控制栅极和存储器单 JL〇
[0055] 例如，NS0具有：包括存储器单元M00、M01、M02和M03以及S⑶晶体管S⑶0的漏极 侧列C0D;以及包括存储器单元M10、M11、M12和M13以及SGS晶体管SGS0的源极侧列C0S。 NS1具有：包括存储器单元M30、M31、M32和M33以及S⑶晶体管S⑶1的漏极侧列C1D;以 及包括存储器单元M20、M21、M22和M23以及SGS晶体管SGS1的源极侧列CIS。NS2具有： 包括存储器单元M40、M41、M42和M43以及S⑶晶体管S⑶2的漏极侧列C2D;以及包括存储 器单元M50、M51、M52和M53以及SGS晶体管SGS2的源极侧列C2S。NS3具有：包括存储器 单元M70、M71、M72和M73以及S⑶晶体管S⑶3的漏极侧列C3D;以及包括存储器单元M60、 M61、M62和M63以及SGS晶体管SGS3的源极侧列C3S。
[0056] 类似地，NS0A具有：包括存储器单元M00A、M01A、M02A和M03A以及S⑶晶体管 S⑶0A的漏极侧列CODA;以及包括存储器单元M10A、M11A、M12A和M13A以及SGS晶体管 SGS0A的源极侧列C0SA。NS1A具有：包括存储器单元M30A、M31A、M32A和M33A以及S⑶晶 体管S⑶1A的漏极侧列C1DA;以及包括存储器单元M20A、M21A、M22A和M23A以及SGS晶体 管SGS1A的源极侧列C1SA。NS2A具有：包括存储器单元M40A、M41A、M42A和M43A以及S⑶ 晶体管S⑶2A的漏极侧列C2DA;以及包括存储器单元M50A、M51A、M52A和M53A以及SGS晶 体管SGS2A的源极侧列C2SA。NS3A具有：包括存储器单元M70A、M71A、M72A和M73A以及 S⑶晶体管S⑶3A的漏极侧列C3DA;以及包括存储器单元M60A、M61A、M62A和M63A以及SGS 晶体管SGS3A的源极侧列C3SA。
[0057] 每个NAND串具有背栅（用于NS0的BG0、用于NS1的BG1、用于NS2的BG2、用于 NS3的BG3、用于NS0A的BG0A、用于NS1A的BG1A、用于NS2A的BG2A、用于NS3A的BG3A)。 在电路300中的所有背栅中的控制栅极可以彼此连接。
[0058] 在一种方法中，每个SGS晶体管的源极侧连接至电路300的公共源极线。
[0059] 在电路300的每级，漏极侧存储器单元的控制栅极通过公共字线层彼此连接。例 如，]?03、]\1034、]\03、]\034、]\143、]\1434、]\173和]\1734的控制栅极通过与图28-致的字线层孔30 连接。M13、M13A、M23、M23A、M53、M53A、M63和M63A的控制栅极通过与图2B-致的字线层 WL3S连接。
[0060]M02、M02A、M32、M32A、M42、M42A、M72 和M72A的控制栅极通过字线层WL2D连接。 M12、M12A、M22、M22A、M52、M52A、M62和M62A的控制栅极通过字线层WL2S连接。
[0061]M01、M01A、M31、M31A、M41、M41A、M71 和M71A的控制栅极通过字线层WL1D连接。 M11、M11A、M21、M21A、M51、M51A、M61和M61A的控制栅极通过字线层W