一种降低栅电阻的方法
【专利摘要】本发明提供了一种减小栅电阻的方法，应用于NAND FLASH通过湿法刻蚀和干法刻蚀工艺来将控制栅的多晶硅暴露出来，然后再采用自对准工艺在控制栅内形成金属硅化物，从而降低栅电阻，进而提高Flash器件编程(写)操作能力和效率，提高单元区的循环性能，并改善RC(resistance capacitance)延迟，提升Flash的器件性能；本发明制程变动小，实现性较强。
【专利说明】
一种降低栅电阻的方法
技术领域
[0001]本发明涉及存储器制备领域，确切的说，涉及NAND闪存的制备工艺，可有效降低概电阻，提尚器件性能。【背景技术】
[0002]随着可携式个人设备的流行，体积小的存储器的需求进一步的增加，对存储器技术的研究成为了信息技术研究的重要方向，为了更好地提高存储密度和数据存储的可靠性，研发重点逐渐主要集中在非挥发性存储器(NVM，non-volatile memory)。
[0003]目前，闪存可分为NOR FLASH或NAND FLASH，NOR闪存是随机存储介质，用于数据量较小的场合；NAND闪存是连续存储介质，适合存放大的数据。
[0004]NAND结构是在闪存中较为普遍使用的一种结构，NAND闪存比硬盘驱动器更好。 随着人们持续追求功耗更低、重量更轻和性能更佳的产品，由于NAND所具的较高的单元密度，高存储密度，较快的写入和擦除速度等优势，其得到了广泛的应用。同时NAND闪存的単元尺寸几乎是N0R器件的一半，可以在给定的模具尺寸内提供更高的容量，具有很快的写入和擦除速度，主要功能是存储资料，目前主要用在数码相机等的闪存卡和MP3播放机中。
[0005]随着闪存的不断发展，其性能越来越收到人们的重视，而栅电阻对于闪存来说是一项很重要的指标，其直接影响着闪存的编程(写)操作能力和效率，因此如何降低栅电阻为本领域技术人员致力研究的方向。
【发明内容】
[0006]本发明根据现有技术的不足提供了一种降低NAND栅极电阻的方法，通过本发明所提供的方法可有效提尚概电阻，进而提尚了 NAND闪存的性能。
[0007]—种降低存储器栅电容的方法，包括如下步骤:
[0008]步骤S1:提供一具有衬底的半导体结构，且该衬底上设置有单元器件区和外围电路区；位于所述单元器件区的衬底上设置有第一堆叠栅，位于所述外围电路区的衬底上设置有第二堆叠栅和第三堆叠栅，所述第一堆叠栅、第二堆叠栅和第三堆叠栅的顶部均设置有一顶部多晶硅层，所述单元器件区和外围电路区中填充氧化物，所述氧化物表面覆盖有一掩膜层；
[0009]步骤S2:沉积一层介质层覆盖在所述掩膜层的上表面后，采用第一刻蚀工艺去除部分该掩膜层，以暴露所述掩膜层部分的上表面并进行研磨后，继续采用第一刻蚀工艺回蚀该该层间介质层；
[0010]步骤S3:继续采用第二刻蚀工艺刻蚀剩余的层间介质层、掩膜层和氧化物，暴露出所述第一堆叠栅、第二堆叠栅和第三堆叠栅的顶部多晶硅层的上表面及部分侧壁；
[0011]步骤S4:采用自对准工艺在暴露的顶部多晶硅层中形成金属硅化物层，并移除未反应的金属层。
[0012]上述的降低栅电阻的方法，其中，所述外围电路区中的衬底内包括有源区和浅沟槽隔离区，所述第二堆叠栅位于所述有源区之上，所述第三堆叠栅位于所述浅沟槽隔离区之上。
[0013]上述的降低栅电阻的方法，其中，所述第一堆叠栅、第二堆叠栅与衬底之间均设置有一隧穿氧化层。
[0014]上述的降低栅电阻的方法，其中，所述氧化物充满相邻所述第一堆叠栅之间的区域并将各所述第一堆叠栅顶部予以覆盖，且该氧化物将所述第二堆叠栅、第三堆叠栅的侧壁和顶部表面以及第二堆叠栅、第三堆叠栅之间暴露的衬底表面进行覆盖。
[0015]上述的降低栅电阻的方法，其中，所述第三堆叠栅底部与所述浅沟槽隔离区之间还填充有氧化物，且所述第三堆叠栅的顶部平面低于所述第一堆叠栅和第二堆叠栅的顶部平面。
[0016]上述的降低栅电阻的方法，其中，所述第一堆叠栅、第二堆叠栅、第三堆叠栅均包括有一 0N0层，且该0N0层位于所述顶部多晶娃层的下表面；
[0017]所述第一堆叠栅和第二堆叠栅的底部均设置有一底部多晶硅层。
[0018]上述的降低栅电阻的方法，其中，所述第一堆叠栅中的顶部多晶硅层为控制栅，且该第一堆叠栅中的底部多晶硅层为浮栅。
[0019]上述的降低栅电阻的方法，其中，所述掩膜层的材质为氮化硅。
[0020]上述的降低栅电阻的方法，其中，采用化学气相沉积工艺沉积所述层间介质层。
[0021]上述的降低栅电阻的方法，其中，沉积所述层间介质层后，还包括一 CMP处理。
[0022]上述的降低栅电阻的方法，其中，所述第一刻蚀工艺为湿法刻蚀工艺。
[0023]上述的降低栅电阻的方法，其中，所述第二刻蚀工艺为干法刻蚀工艺。
[0024]上述的降低栅电阻的方法，其中，采用如下工艺制备所述金属硅化物层:
[0025]沉积一层金属层将器件暴露的表面进行覆盖，然后进行退火处理，使所述金属层与接触的顶部多晶硅产生反应，生成所述金属硅化物，最后湿法移除未反应的金属层。
[0026]上述的降低栅电阻的方法，其中，在沉积所述金属层后，继续沉积一层氮化钛，以避免所述金属层氧化。
[0027]上述的降低栅电阻的方法，其中，所述金属硅化物为镍硅化合物，钴硅化合物以及钛硅化合物。
[0028]上述的降低栅电阻的方法，其中，采用湿法清洗移除未反应的金属层。
[0029]本发明可有效增加NAND型闪存器件的栅电阻，从而提升器件性能，同时制程变动小，可实现性较强。【附图说明】
[0030]通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、夕卜形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
[0031]图1?6为本发明一种降低栅电阻方法的流程示意图。【具体实施方式】
[0032]下面结合附图对本发明的【具体实施方式】作进一步的说明:
[0033]本发明提供了一种减小储存器电阻的方法，主要应用于NAND的制备工艺中，采用本发明所提供的技术方案可有效降低NAND FLASH中控制栅的电阻，有利于提高Flash器件编程(写)操作能力和擦写速度，同时改善了单元器件区的循环特性及RC(resistance capacitance)延迟特性，具体步骤如下:
[0034]步骤S1:首先提供一具有衬底1的半导体结构，参照图1所示。该衬底1上设置有单元器件区(cell)和外围电路区(peri)。其中，在外围电路区中的衬底1中包括有源区 (active area，以下简称AA区)和浅沟槽隔离区(shallow trench isolat1n，以下简称 STI区)。在单元器件区的衬底1之上设置有若干第一堆叠栅，在外围电路中的AA区之上设置有第二堆叠栅，在STI区之上设置有第三堆叠栅。其中，第一堆叠栅、第二堆叠栅和第三堆叠栅的顶部均设置有一顶部多晶硅层5,且各堆叠栅的顶部多晶硅5的下方还均设置有一 0N0 (氧化物-氮化物-氧化层，简称0N0)薄膜层4。进一步的，第一堆叠栅和第二堆叠栅的底部还设置有一底部多晶硅层3,该底部多晶硅层3与衬底1之间还形成有一隧穿氧化层(tunnel oxide)。在单元器件区和外围电路区中还填充有氧化物6,在单元器件区中， 该氧化物6将单元器件区中的器件表面完全覆盖，即将相邻第一堆叠栅之间的区域完全填充，且将各第一堆叠栅的顶部也予以覆盖；而在外围电路区中，该氧化物6将第二堆叠栅及第三堆叠栅的顶部和侧壁以及暴露的衬底1表面进行覆盖，而STI区填充有氧化物6为本领域公知常识，因此不予赘述。此外，在第三堆叠栅和STI区上表面之间还填充有氧化物， 且第三堆叠栅的顶部平面低于第一堆叠栅和第二堆叠栅的顶部平面。此外，氧化物6的表面还沉积有一层掩膜层7,该掩膜层7的材质为氮化硅。其中，在单元器件区中的第一堆叠栅的顶部多晶硅5是作为本发明NAND FLASH中的控制栅(control gate，简称CG)，而底部多晶硅层3则是作为浮栅(floating gate，简称FG)。具体形成上述器件结构之技术方案为本领域所公知，在此不予赘述。
[0035]步骤S2:沉积一层层间介质层8(以下简称ILD层)将单元器件区和外围电路区进行覆盖后，进行一研磨工艺，形成图2所示的结构。在此步骤中，采用CVD(Chemical Vapor D印osit1n，化学气相沉积，简称CVD)工艺沉积形成该ILD层8,以及采用CMP (Ch emical Mechanical Polishing，化学机械研磨，简称CMP)工艺对ILD层8进行研磨。
[0036]步骤S3:采用第一刻蚀工艺对ILD层8进行刻蚀，将单元器件区和外围电路区中的ILD层8进行部分去除，在本发明的实施例中，采用湿法刻蚀(wet etch)工艺进行此步刻蚀工艺，同时，根据工艺需求及ILD层8的材质来选择湿法刻蚀的药剂及时间，进而使得刻蚀停止在最佳位置处。具体的，进行用第一刻蚀工艺后，在单元器件区中，由于掩膜层7 的阻挡作用，会刻蚀停止在掩膜层7上方，进而将掩膜层7表面的ILD层8进行全部去除； 而在外围电路区中，由于在第二堆叠栅和第三堆叠栅之间的氧化物6形成有沟槽，因此在进行第一刻蚀工艺之后，相比较单元器件区会消耗掉更多厚度的ILD层8,因此在外围电路区中剩余的层间介质层8顶部平面要低于单元器件区中的剩余的层间介质层8顶部平面， 如图3所示结构。
[0037]步骤S4:继续采用第二刻蚀工艺进行刻蚀，以将各堆叠栅中的顶部多晶硅层5的顶部及部分侧壁予以暴露，如图4所示结构。在本发明的实施例中，采干法刻蚀(dry etch) 工艺进行此步刻蚀工艺，以去除部分ILD层8、部分掩膜层7以及部分氧化层6,进而将各堆叠栅的顶部多晶硅层5的部分暴露出来。在进行干法刻蚀的过程中，通过干法刻蚀设备来控制刻蚀气体的相关反应条件保证刻蚀断面位于0N0层4的顶部平面之上，进而保证在后续工艺中底部多晶硅层3不受到影响。
[0038]步骤S5:进行自对准工艺在暴露出的顶部多晶硅层5内形成金属硅化物10。具体步骤如下:
[0039]首先沉积一层金属层9将暴露的器件表面完全覆盖，如图5所示结构。进一步的， 在沉积形成金属层9之后，还可继续沉积一层氮化钛(TiN)将金属层9进行覆盖，进而可有效避免沉积的金属层9产生氧化反应。但是本领域技术人员应当理解，沉积氮化钛为非必要步骤，根据生产成本也可不采用该步骤，对本发明之发明点并无影响。金属层9沉积过后，进行一次或多次的快速热退火处理(RTA)，使得金属层9与接触的多晶硅产生反应，进而在顶部多晶娃层5内形成金属娃化物10。在本发明中，形成的金属娃化物10为镍娃化合物，钴硅化合物或钛硅化合物，可通过选择沉积的金属层9的材质来进行选择；最后再湿法清洗移除未反应的金属层，形成图6所示结构。同时本发明在步骤S4中可通过干法刻蚀的反应条件来控制蚀刻的深度，进而决定金属硅化物在CG中的位置。由于金属硅化物的电阻值相比较多晶硅的电阻值要小很多，因此在很大程度上降低了 NAND FLASH的栅电阻，而栅电阻的降低则意味着进而可有效的增大控制栅的电容，进而提高Flash器件编程(写)操作能力和效率，提高提高单元区的循环性能，并改善RC (resistance capacitance)延迟，提升Flash的器件性能。
[0040]综上所述，由于本发明采用了以上技术方案，本发明可有效降低栅电阻，提高 Flash器件编程(写)操作能力和效率，提高提高单元区的循环性能，并改善RC(resistance capacitance)延迟，提升Flash的器件性能；同时制程变动小，实现成本较低，适合大范围推广使用。
[0041]以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种降低栅电阻的方法，其特征在于，包括如下步骤:步骤S1:提供一具有衬底的半导体结构，且该衬底上设置有单元器件区和外围电路 区；位于所述单元器件区的衬底上设置有第一堆叠栅，位于所述外围电路区的衬底上设置 有第二堆叠栅和第三堆叠栅，所述第一堆叠栅、第二堆叠栅和第三堆叠栅的顶部均设置有 一顶部多晶硅层，所述单元器件区和外围电路区中填充氧化物，且该氧化物的表面覆盖有一掩膜层；步骤S2:沉积一层层间介质层覆盖在所述掩膜层的上表面后，采用第一刻蚀工艺去除 部分所述介质层，以暴露所述掩膜层部分的上表面；步骤S3:继续采用第二刻蚀工艺刻蚀剩余的层间介质层、掩膜层和氧化物，暴露出所 述第一堆叠栅、第二堆叠栅和第三堆叠栅的顶部多晶硅层的上表面及部分侧壁；步骤S4:采用自对准工艺在暴露的顶部多晶硅层中形成金属硅化物层，并移除未反应 的金属层。2.如权利要求1所述的降低栅电阻的方法，其特征在于，所述外围电路区中的衬底内 包括有源区和浅沟槽隔离区，所述第二堆叠栅位于所述有源区之上，所述第三堆叠栅位于 所述浅沟槽隔离区之上。3.如权利要求2所述的降低栅电阻的方法，其特征在于，所述氧化物充满相邻所述第 一堆叠栅之间的区域并将各所述第一堆叠栅顶部予以覆盖，且该氧化物将所述第二堆叠 栅、第三堆叠栅的侧壁和顶部表面以及第二堆叠栅、第三堆叠栅之间暴露的衬底表面进行覆盖。4.如权利要求1所述的降低栅电阻的方法，其特征在于，所述第一堆叠栅、第二堆叠栅 与衬底之间均设置有一隧穿氧化层。5.如权利要求1所述的降低栅电阻的方法，其特征在于，所述第三堆叠栅底部与所述 浅沟槽隔离区之间还填充有氧化物，且所述第三堆叠栅的顶部平面低于所述第一堆叠栅和 第二堆叠栅的顶部平面。6.如权利要求1所述的降低栅电阻的方法，其特征在于，所述第一堆叠栅、第二堆叠 栅、第三堆叠栅均包括有一 0N0层，且该0N0层位于所述顶部多晶硅层的下表面；所述第一堆叠栅和第二堆叠栅的底部均设置有一底部多晶硅层。7.如权利要求6所述的降低栅电阻的方法，其特征在于，所述第一堆叠栅中的顶部多 晶硅层为控制栅，且该第一堆叠栅中的底部多晶硅层为浮栅。8.如权利要求1所述的降低栅电阻的方法，其特征在于，所述掩膜层的材质为氮化硅。9.如权利要求1所述的降低栅电阻的方法，其特征在于，采用化学气相沉积工艺沉积 所述层间介质层。10.如权利要求1所述的降低栅电阻的方法，其特征在于，沉积所述层间介质层后，还 包括一 CMP处理。11.如权利要求1所述的降低栅电阻的方法，其特征在于，所述第一刻蚀工艺为湿法刻 蚀工艺。12.如权利要求1所述的降低栅电阻的方法，其特征在于，所述第二刻蚀工艺为干法刻 蚀工艺。13.如权利要求1所述的降低栅电阻的方法，其特征在于，采用如下工艺制备所述金属硅化物层:沉积一层金属层将器件暴露的表面进行覆盖，然后进行退火处理，使所述金属层与接 触的顶部多晶硅产生反应，生成所述金属硅化物，最后湿法移除未反应的金属层。14.如权利要求1所述的降低栅电阻的方法，其特征在于，在沉积所述金属层后，继续 沉积一层氮化钛，以避免所述金属层氧化。15.如权利要求1所述的降低栅电阻的方法，其特征在于，所述金属硅化物为镍硅化合 物，钴硅化合物或钛硅化合物。16.如权利要求1所述的降低栅电阻的方法，其特征在于，采用湿法清洗移除未反应的金属层。
【文档编号】H01L21/28GK105990117SQ201510059301
【公开日】2016年10月5日
【申请日】2015年2月4日
【发明人】黄芳, 金龙灿, 宋长庚
【申请人】中芯国际集成电路制造(上海)有限公司