专利名称：用于减少栅极电阻的接触结构及其制造方法
技术领域：
本发明涉及一种半导体器件，具体的说，本发明涉及一种衬底上具有栅极且栅极与源极/漏极(S/D)相邻的半导体器件。
背景技术：
本发明大体上涉及半导体器件的制造，且更具体地说是涉及具有带有降低了的栅极电阻的接触结构的半导体器件。提供如信号传递的电传导线在电子器件和半导体集成电路(IC)器件中是必要的。通过在所需要位置中的导电插塞连接不同层上的的导线从而提供预期的作用。半导体制造工艺中的连续进步带来了具有更好部件和/或更高集成程度的半导体器件。半导体器件包括的各个部件中，接触结构通常提供电路器件和/或互连层之间的电连接。含有接触结构的典型半导体器件具有半导体衬底上的栅极结构和半导体衬底中在横向上与栅极结构邻近的源极/漏极区。在层间介质(ILD)中形成接触孔然后用导电材料填充如钨接触从而电连接栅极结构。然而，钨接触提供不利的高栅极电阻。因此需要提供具有接触结构的半导体器件以及用于降低栅极电阻的制造方法从而改进电阻/电容连接(RC延迟)。
发明内容
针对现有技术中的问题，本发明提供了一种半导体器件，包括栅极结构，位于半导体衬底上；源极/漏极区域，在横向上邻近所述半导体衬底中的所述栅极结构；第一介电层，覆盖所述栅极结构和所述源极/漏极区域，其中所述第一介电层具有位于所述源极/漏极区域上方的第一接触孔；第一接触插塞，由填充所述第一接触孔的第一导电材料形成，其中所述第一接触插塞与各自的源极/漏极区域电连接；第二介电层，在所述第一介电层和所述第一接触插塞上方；第二接触孔，形成在所述第一介电层和所述第二介电层中；第二接触插塞，由填充所述第二接触孔的第二导电材料形成，其中所述第二接触插塞与所述栅极结构电连接；和互连结构，基本形成在所述第二介电层中，所述互连结构与所述第一接触插塞电连接；其中所述第二导电材料与所述第一导电材料不同，且所述第二导电材料具有比所述第一导电材料低的电阻。根据本发明所述的半导体器件，其中所述第一导电材料至少包括钨或钨基合金的
其中之一。根据本发明所述的半导体器件，其中所述第二导电材料至少包括铜或铜基合金之
ο根据本发明所述的半导体器件，其中所述互连结构由所述第二导电材料形成。根据本发明所述的半导体器件，还包括处于所述第一介电层和所述第二介电层之间的蚀刻停止层。根据本发明所述的半导体器件，还包括位于所述栅极结构和所述源极/漏极区域
4上的硅化物层，其中所述第一接触孔暴露所述源极/漏极区域上的所述硅化物层。根据本发明所述的半导体器件，还包括处于所述第一介电层和所述硅化物层之间的接触蚀刻停止层，其中所述第一接触孔穿过所述第一介电层和所述接触蚀刻停止层从而暴露出所述硅化物层。根据本发明所述的半导体器件，还包括覆盖所述栅极结构的接触蚀刻停止层，其中所述第二接触孔穿过所述第一介电层和所述第二介电层以及所述接触蚀刻停止层从而暴露所述硅化物层。根据本发明所述的一种半导体器件，包括栅极结构，位于半导体衬底上；源极/ 漏极区域，横向上邻近所述半导体衬底中的所述栅极结构；第一介电层，覆盖所述栅极结构和所述源极/漏极结构，其中所述第一介电层具有在所述源极/漏极区域上的第一接触孔； 第一接触插塞，由填充所述第一接触孔的第一导电材料形成，其中所述第一接触插塞与各自的源极/漏极区域电连接；第二介电层，位于所述第一介电层和所述第一接触插塞上方； 第二接触孔，形成在所述第一介电层和所述第二介电层中；第二接触插塞，由填充基本上位于所述第一介电层中的所述第二接触孔的第二导电材料形成，其中所述第二接触插塞与所述栅极结构电连接；第一互连结构，基本形成在所述第二介电层中，所述第一互连结构与所述第二接触插塞电连接；和第二互连结构，基本形成在所述第二介电层中，并与所述第一接触插塞电连接；其中所述第二导电材料与所述第一导电材料不同，且所述第二导电材料具有比所述第一导电材料低的电阻。根据本发明所述的半导体器件，其中所述第一导电材料至少包括钨或钨基合金中之一。根据本发明所述的半导体器件，其中所述第二导电材料至少包括铜或铜基合金中之一。根据本发明所述的半导体器件，其中所述第一互连结构和所述第二互连结构由所述第二导电材料形成。根据本发明所述的半导体器件，还包括位于所述第一介电层和所述第二介电层之间的蚀刻停止层。根据本发明所述的半导体器件，还包括位于所述栅极结构和所述源极/漏极区域上的硅化物层，其中所述第一接触孔暴露所述源极/漏极区域上的所述硅化物层。根据本发明所述的半导体器件，还包括位于所述第一介电层和所述硅化物层之间的接触蚀刻停止层，其中所述第一接触孔穿过所述第一介电层和所述接触蚀刻停止层从而暴露出所述硅化物层。根据本发明所述的半导体器件，还包括覆盖所述栅极结构的接触蚀刻停止层，其中所述第二接触孔穿过所述第一介电层和所述第二介电层以及所述接触蚀刻停止层从而暴露出所述硅化物层。根据本发明所述的一种形成半导体器件的方法，包括在半导体衬底上形成栅极结构；形成在横向上与所述半导体衬底中的所述栅极结构邻近的源极/漏极区域；在所述栅极结构和所述源极/漏极结构上方沉积第一介电层，其中所述第一介电层具有位于所述源极/漏极区域上方的第一接触孔；在第一接触孔中沉积第一导电材料从而形成第一接触插塞，其中所述第一接触插塞与各自的源极/漏极区域电连接；在所述第一介电层和所述第一接触插塞上方沉积第二介电层；在所述第一介电层和所述第二介电层中形成第二接触孔；在所述第二接触孔中沉积第二导电材料从而形成第二接触插塞，其中所述第二接触插塞与所述栅极结构电连接；以及基本上在所述第二介电层中形成互连结构，所述互连结构与所述第一接触插塞电连接；其中所述第二导电材料与所述第一导电材料不同，且所述第二导电材料具有比所述第一导电材料低的电阻。根据本发明所述的方法，其中所述第一导电材料至少包括钨或钨基合金中之一。根据本发明所述的方法，其中所述第二导电材料至少包括铜或铜基合金中之一。根据本发明所述的方法，其中所述互连结构由所述第二导电材料形成。
通过以下详细的描述、所附权利要求以及附图，本发明的特征、方面以及优点会更完全显而易见，其中图IA到图IF是根据实施例，示出在半导体器件上形成接触结构的方法的横截面视图。图2A-图2B是根据另一个实施例，示出在半导体器件上形成接触结构的方法的横截面视图。
具体实施例方式在以下描述中，阐述了许多特定的细节从而提供了本公开的实施例的完全理解。 然而，本领域的普通技术人员应意识到没有这些特定的细节也可实施本公开的实施例。在一些例子中，没有详细描述公知的结构和工艺从而避免了本公开的不必要的模糊的实施例。整个本说明书中引用“一个实施例”或“某个实施例”意味着本公开的至少一个实施例包括关于所述实施例而描述的特定部件、结构或特征。因此在本说明书的各个位置出现的短语“在一个实施中”或“在某个实施例中”不一定指同一个实施例。而且，在一个或多个实施例中可以以任何合适的方式组合特定部件、结构或特征。应理解，以下附图没有按比例绘制；而这些附图只是为了阐明。本文中，图IA到图IF的横截面视图示出了形成使用铜插塞电连接栅极电极层的接触结构。在图IA中，图案化沉积在半导体衬底20上的栅极介电材料和栅极导电材料然后分别形成栅极介电层30和栅极电极层40，栅极介电层30和栅极电极层40 —起形成栅极结构。衬底20为体硅，但是也可使用其它普通使用的材料和结构如硅上绝缘体(SOI)或位于体硅锗上的硅层。可由氧化硅或高_k介电材料形成栅极介电层30。栅极电极层40可由非晶形多晶硅、掺杂多晶硅、金属、单晶硅或其它导电材料形成。然后分别在衬底20的栅极结构的每一边实施轻离子注入工艺从而形成两个轻掺杂区域50。然后，在栅极结构的每个侧壁上形成介电间隔60。介电间隔60可由氧化物、氮化物、氮氧化物或其组合形成。然后在轻掺杂区域50上实施重离子注入工艺从而形成重掺杂区域70。因此，在衬底20的栅极结构的每一边上中形成带有轻掺杂漏极(LDD)结构50 的两个源极/漏极区70。MOS晶体管是否为nMOS或pMOS晶体管取决于衬底20和源极/漏极区70的导电类型。对于pMOS晶体管，LDD结构和源极/漏极区将为ρ-型且衬底将为 η-型。对于nMOS晶体管，LDD结构和源极/漏极区将为n_型且衬底将为p_型。为了降低薄层电阻，在源极/漏极区70和栅极电极层40上形成硅化物层80。硅化物层80为包括金属如钛、钴、镍、钯、钼、铒以及类似物的金属硅化物层。在其中电阻和欧姆接触的考虑不是如此重要的可替换实施例中，如在高_k金属栅极工艺中，硅化物层80是可选的。在随后的接触孔形成过程中用于控制端点的接触蚀刻停止层(CESL)沉积在上述 MOS晶体管(在衬底20上完成的)上。CESL90可由氮化硅、氮氧化硅、碳化硅或其组合物形成。第一层间介电(ILD)层100形成在CESL90上从而使MOS晶体管与互连结构的随后形成相隔离。第一 ILD层100可通过热CVD工艺或高密度等离子体(HDP)工艺由掺杂的或未掺杂的硅氧化物如未掺杂的硅酸盐玻璃(USG)、磷掺杂硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)形成。可选地，第一 ILD层100可由掺杂的或P-掺杂的旋涂玻璃(SOG)、PTEOS 或BPTEOS形成。在平坦化如第一 ILD层100上的化学机械平坦化(CMP)之后，提供了介质抗反射涂层(DARC)和/或底部抗反射涂层(BARC)以及光刻图案化光阻层，为了简明，附图中省略了这些。然后实施干法蚀刻从而形成穿过第一 ILD层100和CESL90的第一接触孔 105。在一些包括硅化物层80的实施例中，蚀刻工艺暴露了位于源极/漏极区70上的硅化物层80。然后剥去图案化的光阻和BARC层。在图IB中，第一导电层沉积在衬底20上从而也填充了第一接触孔105。通过CMP 移去部分第一导电层而不是第一接触孔105。然后暴露出第一 ILD层100且保留填充第一接触孔105的部分第一导电层，从而成为第一接触插塞110。第一接触插塞110由钨或钨基合金形成，且在下文中也命名为钨插塞110。形成钨插塞110的一个方法包括选择性钨化学气相沉积(W-CVD)方法。例如，钨可能实质上只沉积在第一接触孔105底部暴露的硅上，然后通过回蚀刻步骤移除过度生长的钨。在图IC中，蚀刻停止层125和第二 ILD层130沉积在第一 ILD层100上。蚀刻停止层125可通过任何沉积工艺包括LPCVD (低压化学气相沉积)>APCVD (大气压化学气相沉积)、PECVD (等离子增强化学气相沉积)、PVD (物理气相沉积)、溅射法和将来开发的沉积工艺由氧化硅、氮化硅、碳化硅、氮氧化硅或其组合物形成。尽管实施例示出了蚀刻停止层 125，但是当忽略使用蚀刻停止层125取决于接触形成控制中的进步时，本公开提供价值。第二 ILD层130可为金属间介电(IMD)层且可通过任何技术包括旋转涂布、CVD 和将来开发的沉积工艺形成。第二 ILD层130可为单层或多层结构(带有或不带有中间的蚀刻停止层)。在一个实施例中，第二 ILD层130由低-K介电层形成。整个本公开所使用的术语“低_k”用来定义介电材料的介电常数为4. 0或更低。根据实施例可使用各种各样的低_k材料例如旋转无机电介质、旋转有机电介质、多孔介电材料、有机聚合物、有机硅玻璃、氟硅酸盐玻璃(FSG)、类金刚石碳、HSQ(氢倍半硅氧烷)系列材料、MSQ(甲基倍半硅氧烷)系列材料、多孔有机系列材料、聚酰亚胺。聚倍半硅氧烷、聚多芳基酯、氟硅酸盐玻璃和商用材料如来自联合信号公司(Allied Signal)的FLARE 或来自道康宁(Dow Corning) 的SiLK 以及其它低_k介电成分。在图ID中，然后实施干法蚀刻工艺从而形成穿过第二 ILD层130、蚀刻停止层 125、第一 ILD层100和接触蚀刻停止层90的第二接触孔107。在一些包括硅化物层80的实施例中，蚀刻工艺暴露出位于栅极电极层40上的硅化物层80。现参考图1E，第二导电层沉积在衬底20上从而也填充了第二接触孔107。通过CMP 移除部分第二导电层而不是第二接触孔107。然后暴露出第二 ILD层130且保留第二导电层填充第二接触孔107的部分从而成为第二接触插塞120。也将第二接触插塞命名为与栅极电极层40电连接的铜插塞120。铜插塞120可包括选自一组包括(但是不限于)铜和铜基合金、金、金合金、银和银合金导电材料的低电阻导电材料。形成铜插塞120的一个方法包括使用含有金属种子层沉积和铜电化学电镀的铜填充工艺。金属种子层通过PVD、CVD 或ALD方法可包括铜、镍、钼、钼或类似物。第二接触插塞120形成之后，第三接触孔135基本形成在第二 ILD层130中。第三接触孔135可为使用带有掩模技术和各向异性蚀刻操作(如等离子体蚀刻或反应性离子蚀刻)的典型光刻形成的单镶嵌开口或双镶嵌开口。在图IF中，然后第三导电层沉积在衬底20上的第三接触孔135中。然后平坦化部分第三导电层从而形成与各自的钨插塞110电连接的互连结构140。互连结构140可包括选自一组包括(但不限于)铜和铜基合金、金、金合金、银和银合金导电材料的低电阻导电材料。图2A到图2B示出了使用用于电连接栅极电极层的铜插塞形成接触结构的另一个方法的示例性实施例。如图ID所示的第二接触孔107形成之后，图2A示出了使用带有掩模技术和各向异性蚀刻操作(如等离子体蚀刻或反应性离子蚀刻)的典型光刻，基本上在第二介电层130中和第二接触孔107上形成单镶嵌开口或双镶嵌开口。如图2B所示，然后导电层沉积在衬底20上的第三接触孔135和第二接触孔107中。接着平坦化部分导电层从而形成与各自的钨插塞110电连接的互连结构150和与栅极电极层40电连接的互连结构145。互连结构150和145可包括选自一组包括(但不限于)铜和铜基合金、金、金合金、 银和银合金导电材料的低电阻导电材料。已经描述了具有接触结构的半导体器件的实施例。因为第二接触插塞120包括电阻比钨小的材料如铜和铜基合金、金、金合金、银和银合金，因此接触结构降低了栅极电阻。以上详细描述了示例性实施例。然而很明显在不背离本公开的宽泛主旨和范围的情况下，可以做各种更改、结构、工艺和改变。因此，说明书和附图是为了说明而不用于限定。据了解本公开的实施例可以使用各种其它组合和环境且可以在本发明的范围内改变和更改。
权利要求
1.一种半导体器件，包括 栅极结构，位于半导体衬底上；源极/漏极区域，在横向上邻近所述半导体衬底中的所述栅极结构； 第一介电层，覆盖所述栅极结构和所述源极/漏极区域，其中所述第一介电层具有位于所述源极/漏极区域上方的第一接触孔；第一接触插塞，由填充所述第一接触孔的第一导电材料形成，其中所述第一接触插塞与各自的源极/漏极区域电连接；第二介电层，覆盖在所述第一介电层和所述第一接触插塞上方； 第二接触孔，形成在所述第一介电层和所述第二介电层中；第二接触插塞，由填充所述第二接触孔的第二导电材料形成，其中所述第二接触插塞与所述栅极结构电连接；和互连结构，基本形成在所述第二介电层中，所述互连结构与所述第一接触插塞电连接；其中所述第二导电材料与所述第一导电材料不同，且所述第二导电材料具有比所述第一导电材料低的电阻。
2.根据权利要求1所述的半导体器件，其中所述第一导电材料至少包括钨或钨基合金的其中之一。
3.根据权利要求1所述的半导体器件，其中所述第二导电材料至少包括铜或铜基合金之一。
4.根据权利要求1所述的半导体器件，还包括处于所述第一介电层和所述第二介电层之间的蚀刻停止层。
5.根据权利要求1所述的半导体器件，还包括位于所述栅极结构和所述源极/漏极区域上的硅化物层，其中所述第一接触孔暴露所述源极/漏极区域上的所述硅化物层；以及处于所述第一介电层和所述硅化物层之间的接触蚀刻停止层，其中所述第一接触孔穿过所述第一介电层和所述接触蚀刻停止层从而暴露出所述硅化物层。
6.一种半导体器件，包括 栅极结构，位于半导体衬底上；源极/漏极区域，横向上邻近所述半导体衬底中的所述栅极结构； 第一介电层，覆盖所述栅极结构和所述源极/漏极结构上，其中所述第一介电层具有在所述源极/漏极区域上方的第一接触孔；第一接触插塞，由填充所述第一接触孔的第一导电材料形成，其中所述第一接触插塞与各自的源极/漏极区域电连接；第二介电层，覆盖在所述第一介电层和所述第一接触插塞上方； 第二接触孔，形成在所述第一介电层和所述第二介电层中；第二接触插塞，由填充基本上位于所述第一介电层中的所述第二接触孔的第二导电材料形成，其中所述第二接触插塞与所述栅极结构电连接；第一互连结构，基本形成在所述第二介电层中，所述第一互连结构与所述第二接触插塞电连接；和第二互连结构，基本形成在所述第二介电层中，并与所述第一接触插塞电连接； 其中所述第二导电材料与所述第一导电材料不同，且所述第二导电材料具有比所述第一导电材料低的电阻。
7.根据权利要求6所述的半导体器件，其中所述第一导电材料至少包括钨或钨基合金中之一。
8.根据权利要求6所述的半导体器件，还包括位于所述第一介电层和所述第二介电层之间的蚀刻停止层。
9.根据权利要求6所述的半导体器件，还包括位于所述栅极结构和所述源极/漏极区域上的硅化物层，其中所述第一接触孔暴露所述源极/漏极区域上的所述硅化物层。
10.一种形成半导体器件的方法，包括 在半导体衬底上形成栅极结构；形成在横向上与所述半导体衬底中的所述栅极结构邻近的源极/漏极区域； 在所述栅极结构和所述源极/漏极结构上方沉积第一介电层，其中所述第一介电层具有位于所述源极/漏极区域上方的第一接触孔；在第一接触孔中沉积第一导电材料从而形成第一接触插塞，其中所述第一接触插塞与各自的源极/漏极区域电连接，并且其中所述第一导电材料至少包括钨或钨基合金之一； 在所述第一介电层和所述第一接触插塞上方沉积第二介电层； 在所述第一介电层和所述第二介电层中形成第二接触孔；在所述第二接触孔中沉积第二导电材料从而形成第二接触插塞，其中所述第二接触插塞与所述栅极结构电连接；以及基本上在所述第二介电层中形成互连结构，所述互连结构与所述第一接触插塞电连接；其中所述第二导电材料与所述第一导电材料不同，且所述第二导电材料具有比所述第一导电材料低的电阻。
全文摘要
用于减少栅极电阻的接触结构及其制造方法。一种衬底上具有栅极且栅极与源极/漏极(S/D)相邻的半导体器件。第一介电层覆盖栅极和S/D区域，第一介电层具有位于S/D区域上的第一接触孔且第一接触插塞由第一材料形成，第一接触插塞与各自的S/D区域连接。第二介电层覆盖第一介电层和第一接触插塞。由第二材料形成的第二接触插塞填充形成在第一介电层和第二介电层中的第二接触孔。第二接触插塞与形成在第二介电层中的栅极和互连结构连接，互连结构与第一接触插塞连接。第二材料与第一材料不同，且第二材料具有比第一材料低的电阻。
文档编号H01L29/423GK102468328SQ20111032428
公开日2012年5月23日 申请日期2011年10月19日 优先权日2010年10月28日
发明者庄学理, 张家龙, 曾华洲, 赵治平, 郑价言, 陈俊宏 申请人:台湾积体电路制造股份有限公司