具有硅金属浮动栅极的分裂栅非易失性闪存单元及其制造方法
【技术领域】
[0001] 本发明涉及具有选择栅极、硅金属浮动栅极、控制栅极和擦除栅极的非易失性闪 存单元，所述擦除栅极具有与浮动栅极在一起的悬垂。
【背景技术】
[0002] 具有选择栅极、浮动栅极、控制栅极和擦除栅极的分裂栅非易失性闪存单元是本 领域中已知的。参见例如美国专利6,747,310和7,868,375。具有在浮动栅极上面的悬垂的 擦除栅极也是本领域中已知的。参见例如美国专利5,242,848。所有这三篇专利均以引用方 式全文并入本文中。
[0003] 为了增加性能，浮动栅极可掺杂有杂质。例如，增加浮动栅极上的掺杂程度可增加 存储器单元的擦除速度。然而，增加掺杂也存在缺点。例如，来自高度掺杂浮动栅极的掺杂 物的外扩散可降低围绕浮动栅极的介电材料的质量。较高的掺杂程度还可能导致氧化处理 期间浮动栅极尖端的钝化。
[0004] 因此，本发明的目的之一是在不依赖于浮动栅极中高掺杂程度的情况下提高这样 的存储器单元的擦除效率。
【发明内容】
[0005] 上述目的用一种非易失性存储器单元实现，该非易失性存储器单元包括:第一导 电类型的衬底，所述衬底具有第二导电类型的第一区域、与第一区域间隔开的第二导电类 型的第二区域，在所述第一区域和所述第二区域之间形成沟道区；选择栅极，所述选择栅极 与沟道区的第一部分绝缘并且设置在所述第一部分上面，所述第一部分与第一区域相邻； 浮动栅极，所述浮动栅极与沟道区的第二部分绝缘并且设置在所述第二部分上面，所述第 二部分与第二区域相邻;与浮动栅极接触地形成的金属材料;控制栅极，所述控制栅极与浮 动栅极绝缘并且设置在其上面；以及擦除栅极，所述擦除栅极包括第一部分和第二部分。第 一部分与第二区域绝缘并且设置在其上面，而且与浮动栅极绝缘并且与其横向相邻设置。 第二部分与控制栅极绝缘并且与其横向相邻，而且部分地在浮动栅极上面延伸并且与其纵 向重叠。
[0006] -种形成非易失性存储器单元的方法包括:在第一导电类型的衬底中形成间隔开 的第二导电类型的第一区域和第二区域，将沟道区限定在所述第一区域和所述第二区域之 间；形成与沟道区的第一部分绝缘并且设置在所述第一部分上面的选择栅极，所述第一部 分与第一区域相邻;形成与沟道区的第二部分绝缘并且设置在所述第二部分上面的浮动栅 极，所述第二部分与第二区域相邻;形成与浮动栅极接触的金属材料;形成与浮动栅极绝缘 并且设置在其上面的控制栅极；以及形成包括第一部分和第二部分的擦除栅极。第一部分 与第二区域绝缘并且设置在其上面，而且与浮动栅极绝缘并且与其横向相邻设置。第二部 分与控制栅极绝缘并且与其横向相邻，而且部分地在浮动栅极上面延伸并且与其纵向重 叠。
【附图说明】
[0007] 图1是本发明的改善的非易失性存储器单元的剖视图。
[0008] 图2A-图2C和图3A-图3J是制造本发明的存储器单元的一个实施例的工艺的剖视 图。
[0009] 图4是本发明的存储器单元的替代实施例的剖视图。
[0010]图5是本发明的存储器单元的第二替代实施例的剖视图。
[0011] 图6是本发明的存储器单元的第三替代实施例的剖视图。
【具体实施方式】
[0012] 参见图1，示出了本发明的改善的非易失性存储器单元10的剖视图。存储器单元10 被制作于P导电类型的基本上单晶的衬底12(诸如单晶硅）中。在衬底12内为第二导电类型 的第一区域14。如果第一导电类型为P，则第二导电类型为N。与第一区域间隔开的是第二导 电类型的第二区域16。在第一区域14和第二区域16之间的是沟道区18,该沟道区提供第一 区域14和第二区域16之间的电荷传导。
[0013] 选择栅极20定位在衬底12上方并且与该衬底间隔开且绝缘，该选择栅极也被称作 字线20。选择栅极20定位在沟道区18的第一部分上面。沟道区18的第一部分紧密邻接第一 区域14。因此，选择栅极20与第一区域14重叠很少或不重叠。浮动栅极22也定位在衬底12上 方并与该衬底间隔开且绝缘。浮动栅极22定位在沟道区18的第二部分和第二区域16的一部 分上面。沟道区18的第二部分与沟道区18的第一部分不同。因此，浮动栅极22与选择栅极20 横向间隔开并与该选择栅极绝缘且相邻。擦除栅极24定位在第二区域16上面并且与其间隔 开，而且与衬底12绝缘。擦除栅极24与浮动栅极22横向绝缘并且间隔开。选择栅极20在浮动 栅极22的一侧，而擦除栅极24在浮动栅极22的另一侧。最后，定位在浮动栅极22上方并且与 该浮动栅极绝缘且间隔开的是控制栅极26。控制栅极26与擦除栅极24和选择栅极20绝缘并 且间隔开，而且定位在擦除栅极24和选择栅极20之间。迄今，存储器单元10的上述说明在美 国专利6，747，310和7，868，375中有所公开。
[0014] 擦除栅极24具有悬垂于浮动栅极22之上的一部分。擦除栅极24由电连接的两个部 分构成。在优选的实施例中，这两个部分形成整体结构，但是在本发明范围内的是，这两个 部分可为单独部分并且电连接。擦除栅极24的第一部分与浮动栅极22横向相邻并且位于第 二区域16上方。擦除栅极24的第一部分具有最靠近浮动栅极22的端部32。擦除栅极24的第 二部分与控制栅极26横向相邻并且悬垂于浮动栅极22的一部分之上（即，擦除栅极24与浮 动栅极22部分地纵向重叠）。擦除栅极24的与控制栅极26横向相邻并且悬垂于浮动栅极22 之上的第二部分还与浮动栅极22纵向间隔开。
[0015] 在本发明的改进中，金属层36形成在浮动栅极22上(在控制栅极26下面并且与其 绝缘）。优选地，金属层36形成在浮动栅极的被控制栅极纵向覆盖的那部分上，但是金属层 36不形成在浮动栅极的被擦除栅极24纵向覆盖的那部分上（即，在该实施例中，擦除栅极24 和金属层36之间不存在纵向重叠）。金属层36提供比高度掺杂多晶硅高得多的电子浓度以 增加的擦除性能，而没有使用高度掺杂多晶硅的缺点。
[0016] 如美国专利6,747,310中所述，存储器单元10利用通过Fowler-Nordheim机制的电 子隧穿从浮动栅极22到擦除栅极24进行擦除。另外，为了改善擦除机制，浮动栅极22可具有 最靠近擦除栅极24的尖锐拐角22a(面对形成于该擦除栅极中的凹口 24a)以在擦除期间增 强局部电场，并且继而增强从浮动栅极22的拐角到擦除栅极24的电子流。通过使金属层36 延伸跨过浮动栅极的顶部表面的仅一部分（即，不延伸跨过浮动栅极的与擦除栅极24相邻 的那部分），保留了浮动栅极22的多晶硅拐角与多晶硅擦除栅极24之间的隧穿。
[0017 ]参见图2A-图2C和图3A-图3 J，示出了制造本发明的单元10的工艺中的步骤的剖视 图。图2A示出形成于衬底中的STI隔离区，所述STI隔离区是本领域中已知的。STI绝缘材料 40沉积或形成在衬底中的沟槽中，由此绝缘材料40在衬底表面上方延伸。衬底可为P型单晶 硅。二氧化硅层42形成在P型单晶硅的衬底12上。之后，多晶硅(或非晶硅）的第一层44被沉 积或形成在二氧化硅层42上。
[0018]使用STI绝缘的顶部作为蚀刻停止层来进行多晶硅化学机械抛光(CMP)工艺，以降 低多晶硅层44的顶部表面，如图2B所示。进一步用多晶硅蚀刻来降低多晶硅层44的上表面。 将金属材料沉积在该结构上，然后使用STI绝缘材料作为蚀刻步进层来进行金属CMP蚀刻。 合适的金属材料包括!^1 &111、？1等。所得结构示于图2(：中。
[0019]参见图3A，示出了与图2A-图2C的剖视图正交的剖视图（沿着图2C所示的线3A)。诸 如二氧化硅(或甚至复合材料层，诸如0N0)的另一种绝缘层48沉积或形成在金属层46上。多 晶硅的第二层50然后被沉积或形成在层48上。绝缘体的另一层52被沉积或形成在多晶硅的 第二层50上并且在随后的干法蚀刻期间用作硬掩模。在优选的实施例中，层52为复合材料 层，包含氮化娃52a、二氧化娃52b和氮化娃52c。所得结构不于图3Α中。
[0020]光刻胶材料54沉积在该结构上，并且执行掩模步骤从而暴露光刻胶材料的所选部 分。光刻胶被显影并且被选择性地蚀刻。复合材料层52的暴露部分然后被各向异性地蚀刻 直到多晶硅层50暴露，如图3B所示。光刻胶材料54被移除，并且通过使用复合材料层52的叠 堆作为蚀刻掩模，多晶硅的第二层50、绝缘层48和金属层46然后被各向异性地蚀刻，直到多 晶硅层44暴露。所得结构示于图3C中。虽然仅示出两个"叠堆" S1和S2,但是应当清楚存在彼 此分离的多个此类"叠堆"。
[0021 ] 二氧化硅56沉积或形成在该结构上。随后是氮化硅层58的沉积。二氧化硅49和氮 化硅50被各向异性蚀刻，留下围绕叠堆S1和S2中的每个叠堆的间隔物60(它是二氧化硅56 和氮化硅58的组合）。间隔物的形成在现有技术中是众所周知的，且涉及材料在结构的轮廓 上面的沉积，继之以各向异性蚀刻工艺，从而从结构的水平表面移除该材料，而该材料在该 结构的竖直定向表面上在很大程度上保持完整（具有圆化的上表面）。所得结构示于图3D 中。
[0022]光刻胶掩模62形成在叠堆S1和S2之间的区域上面以及其他交替的成对叠堆之间 的区域上面。为了该讨论的目的，叠堆S1和S2之间的这个区域将被称为"内区域"，并且不被 光刻胶覆盖的区域将被称为"外区域"。外区域中的暴露的第一多晶硅44被各向异性地蚀 亥IJ。所得结构示于图3E中。
[0023]将光刻胶材料62从示于图3E中的结构移除。氧化物层然后沉积或形成在该结构上 面，随后进行各向异性蚀刻，留下与叠堆S1和S2相邻的间隔物64,如图3F所示。光刻胶材料 66然后沉积并且被遮蔽，留下叠堆S1和S2之间的内区域中的开口。叠堆S1和S2之间（以及其 他交替成对的叠堆)之间的内区域中的多晶硅44被各向异性蚀刻。所得结构受到高电压离 子注入，形成第二区域16。所得结构示于图3G中。
[0024]通过例如湿法蚀刻或干法各向同性蚀刻来移除内区域中与叠堆S1和S2相邻的氧 化物间隔物64。该蚀刻还移除位于第二区域16上面的氧化物层42。移除叠堆S1和S2的外区 域中的光刻胶材料66。二氧化硅68沉积或形成在该结构上面。该结构再次被光刻胶材料70 覆盖，并且进行掩摸步骤，从而暴露叠堆S1和S2的外区域并留下覆盖叠堆S1和S2之间的内 区域的光刻胶材料70。进行氧化物各向异性蚀刻，以减小叠堆S1和S2的外区域中的间隔物 64的厚度，并且从外区域中的暴露的硅衬底12中完全移除任何二氧化硅。所得结构示于图 3