具有集成栅极电阻器和二极管接法mosfet的功率mosfet的制作方法
【专利摘要】功率MOSFET（202）是在半导体器件（200）中由半导体器件的栅极输入节点（204）与功率MOSFET的栅极（206）之间的分流电阻器（208）和二极管接法MOSFET（210）的并联组合形成的。二极管接法MOSFET的栅极（212）被连接到功率MOSFET的栅极（206）。二极管接法MOSFET的源极节点和漏极节点（216,214）通过二极管（220）连接到功率MOSFET的源极节点（218）。二极管接法MOSFET的漏极节点被连接到半导体器件的栅极输入节点（204）。二极管接法MOSFET的源极节点（216）被连接到功率MOSFET的栅极（206）。功率MOSFET和二极管接法MOSFET被集成到半导体器件的衬底中，以使得二极管接法MOSFET的源极节点和漏极节点（216,214）通过pn结与功率MOSFET的源极节点（218）电隔离。
【专利说明】具有集成栅极电阻器和二极管接法MOSFET的功率MOSFET
【技术领域】
[0001]本发明涉及半导体器件领域。更具体地，本发明涉及功率晶体管。
【背景技术】
[0002]当功率晶体管被打开和闭合时，切换电路中的功率晶体管可能经历振荡。合乎期望地限制该振荡的缓冲组件可能不期望地降低包含功率晶体管的降压变换器的效率。
【发明内容】
[0003]功率金属氧化物半导体场效应晶体管(MOSFET)可以在半导体器件中由半导体器件的栅极输入节点与功率MOSFET的栅极之间的分流电阻器和二极管接法(diode-connected) MOSFET的并联组合形成。二极管接法MOSFET的栅极被连接到功率MOSFET的栅极。二极管接法MOSFET的源极节点和漏极节点通过由半导体器件的半导体衬底中的Pn结形成的二极管连接到功率MOSFET的源极节点。二极管接法MOSFET的源极节点被连接到半导体器件的栅极输入节点。二极管接法MOSFET的漏极节点被连接到功率MOSFET的栅极。功率MOSFET和二极管接法MOSFET被集成到半导体器件的衬底中，以使得二极管接法MOSFET的源极节点和漏极节点通过pn结与功率MOSFET的源极节点电隔离。
【专利附图】
【附图说明】
[0004]图1和图2是具有不同极性的功率MOSFET的半导体器件的电路图，其具有并联的分流电阻器和二极管接法MOSFET。
[0005]图3是包含源极向下配置的纵向η沟道功率MOSFET的半导体器件的横截面图，该功率MOSFET具有通过并联的分流电阻器和二极管接法MOSFET连接的栅极。
[0006]图4Α至图4G是以连续制造阶段描述的图3的半导体器件的横截面图。
[0007]图5是包含漏极向下配置的纵向η沟道功率MOSFET的半导体器件的横截面图，该功率MOSFET具有通过并联的分流电阻器和二极管接法MOSFET连接的栅极。
[0008]图6Α至图6Κ是以连续制造阶段描述的图5的半导体器件的横截面图。
[0009]图7是包含横向η沟道功率MOSFET的半导体器件的横截面图，该功率MOSFET具有通过并联的分流电阻器和二极管接法MOSFET连接的栅极。
[0010]图8是包含功率MOSFET的一部分半导体器件的顶视图，该功率MOSFET具有通过并联的多个分流电阻器和二极管接法MOSFET连接的栅极。
【具体实施方式】
[0011]功率金属氧化物半导体场效应晶体管(MOSFET)可以在半导体器件中由半导体器件的栅极输入节点与功率MOSFET的栅极之间的分流电阻器和二极管接法MOSFET的并联组合形成。功率MOSFET和二极管接法MOSFET被集成到半导体器件的衬底中，以使得二极管接法MOSFET源极节点和漏极节点通过由半导体器件的半导体衬底中的pn结形成的二极管与功率MOSFET源极节点电隔离。二极管接法MOSFET的栅极被连接到功率MOSFET的栅极。二极管接法MOSFET的源极节点和漏极节点通过二极管连接到功率MOSFET的源极节点。二极管接法MOSFET的源极节点被连接到半导体器件的栅极输入节点。二极管接法MOSFET的漏极节点被连接到功率MOSFET的栅极。当通过将接通信号施加到半导体器件的栅极输入节点而使功率MOSFET接通时，二极管接法MOSFET的电阻显著高于并联的分流电阻器，从而分流电阻器控制接通时间。当通过将关断信号施加到半导体器件的栅极输入节点而使功率MOSFET关断时，二极管接法MOSFET的电阻显著低于并联的分流电阻器，从而二极管接法MOSFET控制关断时间。
[0012]半导体器件可以是主要包括具有本文描述的分流电阻器和二极管接法MOSFET的扩展漏极MOS晶体管的离散功率器件。可替换地，半导体器件可以是集成电路，其包括其他电路，例如除了本文描述的功率器件以外还有感测电路和/或控制电路。
[0013]图1和图2示出具有不同极性的功率MOSFET的半导体器件，其具有并联的分流电阻器和二极管接法MOSFET。
[0014]参考图1，半导体器件100包括η沟道功率M0SFET102。半导体器件100的栅极输入节点104通过分流电阻器108与η沟道二极管接法M0SFET110的并联组合连接到功率M0SFET102的栅极106。功率M0SFET102和二极管接法M0SFET110被集成到半导体器件100的衬底中。二极管接法M0SFET110的栅极112被连接到功率MOSFET栅极106。二极管接法M0SFET110的漏极节点114和源极节点116通过由半导体器件衬底中的pn结形成的二极管120连接到功率M0SFET102的源极节点118。二极管接法MOSFET源极116和漏极114提供二极管120的阴极。半导体器件衬底中的P型区提供二极管120的公共阳极。二极管接法MOSFET源极节点116被连接到半导体器件栅极输入节点104。二极管接法MOSFET漏极节点114被连接到功率MOSFET栅极106。
[0015]参考图2，半导体器件200包括P沟道功率M0SFET202。半导体器件200的栅极输入节点204通过分流电阻器208与P沟道二极管接法M0SFET210的并联组合连接到功率M0SFET202的栅极206。功率M0SFET202和二极管接法M0SFET210被集成到半导体器件200的衬底中。二极管接法M0SFET210的栅极212被连接到功率MOSFET栅极206。二极管接法M0SFET210的漏极节点214和源极节点216通过由半导体器件衬底中的pn结形成的二极管220连接到功率M0SFET202的源极节点218。二极管接法MOSFET漏极214和源极216提供二极管220的阳极。半导体器件衬底中的η型区提供二极管220的公共阴极。二极管接法MOSFET源极节点216被连接到半导体器件栅极输入节点204。二极管接法MOSFET漏极节点214被连接到功率MOSFET栅极206。
[0016]图3示出包含源极向下配置的纵向η沟道功率MOSFET的半导体器件，该功率MOSFET具有通过并联的分流电阻器和二极管接法MOSFET连接的栅极。应该认识到可以通过适当改变半导体器件的元件极性来实现P沟道版本。
[0017]半导体器件300形成在P型半导体衬底302内部和上面并且包括在衬底302的底面处的重掺杂P型源极接触层304。深P型层306被设置在衬底中，与衬底302的顶面处的轻掺杂P型衬底材料308相距0.5-10微米。半导体器件300包括为功率M0SFET310定义的区域以及为接近功率M0SFET310的二极管接法M0SFET312定义的区域。
[0018]功率M0SFET310具有栅极结构314，该栅极结构314包括设置在衬底302的顶面上的栅极电介质层和设置在栅极电介质层上的栅极。该栅极可以具有在栅极顶面处的可选金属硅化物层。功率M0SFET310包括邻近功率MOSFET栅极结构314的衬底302中的η型源极区316。功率M0SFET310进一步包括在衬底302中邻近功率MOSFET栅极结构314且与源极区316相对的η型扩展轻掺杂漏极(NLDD)区318。扩展NLDD区318包含具有与源极区316相同的平均掺杂密度的η型漏极接触区320。功率M0SFET310的ρ型本体区322被设置在衬底302中并且延伸到源极区316与扩展NLDD区318之间的功率MOSFET栅极结构314下方的沟道区324。对应于源极区316和扩展NLDD区域318之间的横向距离的功率M0SFET310的有效栅极长度可以是例如0.3微米到I微米。ρ型下沉件326被设置在衬底302中并且提供本体区322与源极接触层304之间的低电阻抗连接。金属源极接触层328被设置在衬底302的底面上。
[0019]边缘栅极330可以被设置在衬底302上方从而与扩展NLDD区318交叠。边缘栅极330可以具有与功率MOSFET栅极结构314相同的结构。
[0020]二极管接法M0SFET312具有栅极结构332，该栅极结构332具有与功率MOSFET栅极结构314相同的层结构。轻掺杂衬底308可以延伸到二极管接法MOSFET栅极结构332下方的沟道区334，从而提供二极管接法M0SFET312的本体区。二极管接法M0SFET312包括在衬底302中邻近二极管接法MOSFET栅极结构332并在二极管接法MOSFET栅极结构332的相反两侧的η型漏极NLDD区336和η型源极NLDD区338。漏极NLDD区336和源极NLDD区338具有与功率MOSFET扩展NLDD区318基本相等的平均掺杂密度。漏极NLDD区336包含η型漏极接触区340，并且源极NLDD区338包含η型源极接触区342 ;漏极接触区340和源极接触区342都具有与功率MOSFET源极区316和功率MOSFET漏极接触区320基本相等的平均掺杂密度。通过漏极NLDD区336与源极NLDD区338和轻掺杂衬底308之间的边界处的pn结344，漏极NLDD区336和源极NLDD区338与功率MOSFET源极区316电隔离。对应于漏极NLDD区336和源极NLDD区338之间的横向距离的二极管接法M0SFET312的有效栅极长度可以是例如0.5-2微米。如图3所示，边缘栅极330可以与二极管接法MOSFET漏极NLDD区336交叠，并且可能与二极管接法MOSFET源极NLDD区338交叠。
[0021]金属互联被设置在衬底302上方从而电连接功率M0SFET310和二极管接法M0SFET312的元件。半导体器件300的栅极输入节点346被直接连接到二极管接法MOSFET源极接触区342。半导体器件300的漏极输入/输出节点348被直接连接到功率MOSFET漏极接触区320。半导体器件300的源极输入/输出节点350被直接连接到源极接触层328。栅极输入节点346通过分流电阻器352连接到二极管接法MOSFET栅极结构332。二极管接法MOSFET栅极结构332被直接连接到二极管接法MOSFET漏极接触区340和功率MOSFET栅极结构314。功率MOSFET源极区316可以被连接到边缘栅极330。可替换地，边缘栅极330可以被独立的电压源偏置。源极区316可以如图3所示形成凹陷，从而源极接触金属358实现电连接到本体区322和源极区316。源极接触金属358可以延伸到功率MOSFET源极区316上方并且延伸到功率MOSFET栅极结构314、边缘栅极330和功率MOSFET扩展NLDD区318上方，其被电介质层隔离，从而形成场电极结构。场电极结构可以作为防护电极，使栅极输入节点346与漏极输入/输出节点348解耦。当正偏压被施加到漏极输入/输出节点348时，它也可以帮助耗尽LDD区，从而有利地改善功率M0SFET310的热载流子可靠性。
[0022]通过在二极管接法MOSFET漏极NLDD区336的较低边界处和源极NLDD区338的较低区域处形成设置在二极管接法MOSFET漏极接触区340和源极接触区342下方的轻掺杂衬底308中的可选P型重掺杂击穿层354，可以增强半导体器件300的性能。选择击穿层354的平均掺杂密度以在边界处提供pn结的期望击穿电压，该击穿电压的幅值低于二极管接法MOSFET栅极电介质层的击穿电压。例如，高于5 X IO17CnT3的平均掺杂密度将合乎期望地提供由邻近击穿层354的二极管接法MOSFET漏极NLDD区336和源极NLDD区338的掺杂密度决定的击穿电压。在半导体器件300的操作期间，由击穿层354引起的结击穿合乎期望地提供保护以防止对功率MOSFET栅极电介质层的电压瞬时破坏和静电放电(ESD)破坏。浅P型击穿层356可以被直接设置在功率MOSFET源极区316之下以改善功率M0SFET310的无阻尼感应开关(UIS)能力。
[0023]图4A至图4G示出以连续制造阶段描述的图3的半导体器件。
[0024]参考图4A，半导体器件300开始于p型硅衬底302，该p型硅衬底包括在衬底302底面处的重掺杂P型源极接触层304。源极接触层304可以具有I X IO19CnT3至I X 102°cnT3的平均掺杂密度。可以例如通过外延工艺在衬底302的顶面处形成厚度为0.5-10微米的轻掺杂P型衬底层308,该轻掺杂P型衬底层308具有5X IO14CnT3至5X IO16CnT3的平均掺杂密度。
[0025]一层屏蔽氧化物360被形成在衬底302上方，从而在后续深阱注入工艺期间保护衬底302的顶面。屏蔽氧化物360可以包括20-100纳米的二氧化硅，并且可以通过衬底302的顶面的热氧化或通过正硅酸乙酯(TEOS)的分解来形成。
[0026]全面(blanket)深p型注入工艺362被执行，其离子注入P型掺杂剂，例如在几百keV到超过IMeV的能量下以3 X IO12CnT2至3 X IO13CnT2的剂量将硼注入到衬底302中。后续的阱退火工艺加热衬底302 (例如在熔炉内以800°C退火30分钟)，从而形成具有例如2X IO1W3至2X IO18CnT3的平均掺杂密度的深P型层306。
[0027]参考图4B，功率MOSFET栅极结构314、边缘栅极330和二极管接法MOSFET栅极结构332被形成在衬底302上。功率MOSFET栅极结构314和二极管接法MOSFET栅极结构332以及可能的边缘栅极330的栅极电介质层可以是二氧化硅、氮氧化硅、氧化铪、硅酸铪、铪硅氮氧化物、氧化锆、硅酸锆、锆硅氮氧化物、前述材料的组合或其他绝缘材料的一个或更多层。该栅极电介质层可以包括由于在500°C和800°C之间的温度下暴露于含氮等离子体或含氮环境空气而产生的氮。该栅极电介质层可以是例如35纳米到40纳米厚，从而支持以12伏的电压进行操作。该栅极电介质层可以通过各种栅极电介质层形成工艺例如热氧化、氧化物层的等离子氮化和/或由原子层沉积(ALD)产生的介电材料沉积中的任一种来形成。可以在为边缘栅极330定义的区域中形成更厚的电介质层。
[0028]栅极材料层被形成在栅极电介质层上。栅极材料可以包括50-300纳米厚的多晶体硅、50-200纳米厚的氮化钛、50-200纳米厚的硅化钨或适用于MOSFET栅极的其他导电材料。抗反射层(例如50-500纳米的氮氧化硅)可以被形成在栅极材料层上方以改善用于形成栅极蚀刻掩膜的后续光刻步骤。栅极蚀刻掩膜被形成在栅极层上方以便覆盖为功率MOSFET栅极结构314、边缘栅极330和二极管接法MOSFET栅极结构332定义的区域。栅极蚀刻工艺被执行，其移除由栅极掩膜暴露的区域中的栅极材料以形成栅极。对于在顶面处具有多晶硅层的栅极材料，通过在半导体器件300的已有顶面上沉积一层金属例如钛、钴或镍，力口热半导体器件300以使一部分金属与栅极和衬底302中的暴露硅进行反应，并选择性地移除未反应的金属(通常通过将半导体器件300暴露于包括酸和过氧化氢的混合物的液体腐蚀剂)，由此可选的金属硅化物层可以被形成在衬底302的顶面处的栅极和暴露硅的顶面处。
[0029]参考图4C，本体注入掩膜364被形成在衬底302上方以暴露出P型本体区322的区域。本体区注入工艺366被执行，其在20keV至200keV的能量下以例如2 X IO13CnT2至2 X IO1W2的剂量将P型掺杂剂例如硼离子注入到衬底302中。在本体区注入工艺366完成之后,本体注入掩膜364被移除。后续的退火例如1000°C下持续30分钟的熔炉退火激活并扩散已注入的掺杂剂以形成具有IX IO17CnT3至5X IO18CnT3的示例性平均掺杂密度的本体区322。
[0030]参考图4D，全面(blanket)NLDD注入工艺368被执行，其在50keV至500keV的能量下以例如2X IO12CnT2至2X IO13CnT2的剂量离子注入η型掺杂剂例如磷到衬底中。可选择的后续热退火(例如在1000°C下退火10分钟)激活并扩散已注入的掺杂剂以形成功率MOSFET扩展NLDD区318、二极管接法MOSFET漏极NLDD区336以及二极管接法MOSFET源极NLDD区338，这些区具有IX IO16CnT3至4X 1017cm_3的示例性平均掺杂密度。可选的电介质栅极侧壁间隔件370可以被形成在功率MOSFET栅极结构314、边缘栅极330和二极管接法MOSFET栅极结构332的横向表面上，例如通过在栅极上方沉积电介质材料例如氮氧化硅或二氧化硅的共形层并且执行各向异性蚀刻工艺来形成，各向异性时刻工艺从栅极的顶面和衬底的顶面移除电介质材料，留下邻接栅极结构314和332及边缘栅极330的栅极侧壁间隔件370。
[0031]参考图4E，η沟道接触注入掩膜372被形成在半导体器件300上方，从而暴露出为功率MOSFET源极区316、二极管接法MOSFET漏极接触区340和二极管接法MOSFET源极接触区342定义的区域。η沟道接触注入工艺374被执行，其将η型掺杂剂例如磷、砷和可能的锑离子注入到衬底302中。击穿层354 (如果被形成)可以通过使用η沟道接触注入掩膜372的P型击穿层注入工艺376来形成；击穿层注入工艺376将ρ型掺杂剂例如硼注入到功率MOSFET源极区316、二极管接法MOSFET漏极接触区340和二极管接法MOSFET源极接触区342的底部边界处的衬底302中。在η沟道接触注入工艺374完成后，η沟道接触注入掩膜372被移除。随后，热退火操作被执行，其加热衬底302以激活并扩散已注入的掺杂剂并且形成功率MOSFET源极区316、二极管接法MOSFET漏极接触区340和二极管接法MOSFET源极接触区342，这些区具有5 X IO19CnT3至5 X 102°cnT3的示例性平均掺杂密度。该热退火可以是例如在1000°C下退火10分钟。
[0032]参考图4F，浅ρ型层掩膜378被形成在半导体器件300上方以暴露出功率MOSFET源极区316。浅ρ型层注入工艺380被执行，其将ρ型掺杂剂例如硼离子注入到功率MOSFET源极区316的底部边界处的衬底302中。在浅ρ型层注入工艺380完成后，浅ρ型层掩膜378被移除。后续的退火激活浅ρ型层注入工艺380的已注入ρ型掺杂剂以形成浅ρ型层356。
[0033]参考图4G，下沉件(sinker)注入掩膜382被形成在半导体器件300上方以暴露出功率MOSFET源极区316的一部分。从由下沉件注入掩膜382暴露的区域中的衬底302中移除材料以暴露出功率MOSFET源极区316下方的ρ型半导体材料，例如浅ρ型层356。下沉件注入工艺384被执行，其将ρ型掺杂剂例如硼以例如5X IO13CnT2至5Χ IO14CnT2的剂量离子注入到击穿层354和源极接触层304之间的轻掺杂衬底层308中。在下沉件注入工艺384完成后，下沉件注入掩膜382被移除。随后，热退火操作被执行，其加热衬底302从而激活并扩散已注入的掺杂剂并且形成下沉件326。该热退火可以是例如在1000°C下退火10分钟。下沉件326的平均掺杂密度可以是例如具有例如5X IO16CnT3至IX 1019cm_3的平均掺杂密度。
[0034]接下来，功率MOSFET漏极接触区320被形成在NLDD区318中。参考图3所描述的金属互联被形成。衬底302的一部分(例如通过背面磨削)被从底部移除，以使半导体器件300变薄。图3的金属源极接触层328被形成在已变薄的衬底302的底面上，从而形成图3中描述的完成的半导体器件300。
[0035]图5示出漏极向下配置的纵向η沟道功率M0SFET，该功率MOSFET具有通过并联的分流电阻器和二极管接法MOSFET连接的栅极。应该认识到可以通过适当改变半导体器件的元件的极性来实现P沟道版本。
[0036]半导体器件500被形成在η型半导体衬底502之中和之上并且包括在衬底502的底面处的重掺杂η型漏极接触层504，并且具有在衬底502的顶面处的0.5-10微米厚的轻掺杂η型衬底材料506。η型下沉件层598被设置在漏极接触层504与轻掺杂衬底材料506之间。下沉件层598具有在漏极接触层504和轻掺杂衬底材料506的掺杂密度之间的平均掺杂密度。半导体器件500包括为功率M0SFET510定义的区域和为邻近功率M0SFET510的二极管接法M0SFET512定义的区域。
[0037]二极管接法M0SFET512具有栅极结构532，该栅极结构532具有与图3的二极管接法MOSFET栅极结构332相同的层结构。二极管接法M0SFET512包括邻近并且在二极管接法MOSFET栅极结构532相对两侧上的η型漏极NLDD区536和η型源极NLDD区538。漏极NLDD区536和源极NLDD区538被包含在第一 ρ型本体区588中，该第一 ρ型本体区588延伸到二极管接法MOSFET栅极结构532下方的衬底502的顶面处的沟道区534。漏极NLDD区536包含η型漏极接触区540，并且源极NLDD区538包含η型源极接触区542。对应于漏极NLDD区536和源极NLDD区538之间的横向距离的二极管接法M0SFET512的有效栅极长度可以是例如0.5-2微米。第二 ρ型本体区522被设置在邻接且实现电连接到第一本体区588的衬底502中。ρ型本体接触区590被设置在第二本体区522中以提供电连接到第一本体区588和第二本体区522。
[0038]功率M0SFET510具有栅极结构514，该栅极结构514与二极管接法MOSFET栅极结构532具有相同的层结构。功率M0SFET510包括在衬底502中邻近功率MOSFET栅极结构514的η型源极区516。功率MOSFET源极区516具有与二极管接法MOSFET漏极接触区540和源极接触区542基本相等的平均掺杂密度。功率M0SFET510进一步包括在衬底502中邻近功率MOSFET栅极结构514并与源极区516相对的η型扩展NLDD区518。功率MOSFET扩展NLDD区518具有与二极管接法MOSFET漏极NLDD区536和源极NLDD区538基本相等的平均掺杂密度。第二本体区522的一部分被设置在功率M0SFET510中并且延伸到功率MOSFET栅极结构514下方的沟道区524，其邻近扩展NLDD区518并且围绕且隔离源极区516。ρ型本体接触区590的一个实例被设置在功率M0SFET510中邻近功率MOSFET源极区516的一部分第二本体区522中。对应于源极区516与扩展NLDD区518之间的横向距离的功率M0SFET510的有效栅极长度可以是例如0.3-1微米。扩展NLDD区518通过轻掺杂η型衬底材料506电连接到漏极接触层504。金属漏极接触层530被设置在衬底502的底面上。
[0039]二极管接法MOSFET漏极NLDD区536和源极NLDD区538通过在二极管接法MOSFET漏极NLDD区536和源极NLDD区538与第一本体区588之间的边界处的pn结544与功率MOSFET漏极接触层504电隔离。第一本体区588被电连接到在功率M0SFET510中的第二本体区522的部分。在当前实施例的一个版本中，第一本体区588可以通过衬底502中的P型区的连续段被电连接到功率MOSFET本体区522。在另一个版本中，第一本体区588可以通过半导体器件500的衬底502上方的金属互联被电连接到功率MOSFET本体区522。
[0040]电介质盖帽层570可以包括邻近功率MOSFET栅极结构514和二极管接法MOSFET栅极结构532的栅极侧壁间隔件，该电介质盖帽层570被形成在衬底502上方。到ρ型本体接触区590的电连接可以被凹陷到衬底502中，并且金属硅化物可以被设置在该凹陷处。可能被用于形成金属硅化物的金属层592延伸到功率MOSFET扩展NLDD区518上方，并且延伸到二极管接法MOSFET的漏极NLDD区536和源极NLDD区538与第一本体区588之间的边界上方。夹层电介质(ILD)层594被设置在金属层592和电介质盖帽层570上方。本体接触点600被设置穿过ILD层594以实现电连接到P型本体接触区590。源极/漏极接触点602被设置穿过ILD层594以实现电连接到二极管接法MOSFET漏极接触区540和源极接触区542。
[0041]金属互联被设置在衬底502上方从而电连接功率M0SFET510和二极管接法M0SFET512的元件。半导体器件500的栅极输入节点548通过源极/漏极接触点602电耦合到二极管接法MOSFET漏极接触区540。半导体器件500的源极输入/输出节点550通过本体接触点600电耦合到功率MOSFET源极区516。半导体器件500的漏极输入/输出节点552被直接连接到漏极接触层530。栅极输入节点548通过分流电阻器554连接到二极管接法MOSFET栅极结构532。二极管接法MOSFET栅极结构532被电耦合到二极管接法MOSFET源极接触区542和功率MOSFET栅极结构514。源极输入/输出节点550通过一个或更多本体接触点600电耦合到第二本体区522。
[0042]图6Α至图6Κ示出以连续制造阶段描述的图5的半导体器件。参考图6Α，半导体器件500起始于η型硅衬底502，其包括在衬底502底面处的重掺杂η型漏极接触层504。漏极接触层504可以具有I X 1019cm_3至5Χ 102°cm_3的平均掺杂密度。可以例如通过外延工艺形成0.5-10微米厚的轻掺杂η型衬底层506，其在衬底502的顶面处具有I X IO15CnT3至I X IO17CnT3的平均掺杂密度。
[0043]η型下沉件注入工艺596被执行，其在200keV至1200keV的能量下以例如2X IO12CnT2至2X IO13CnT2的剂量将η型掺杂剂例如磷离子注入到功率M0SFET510区域和二极管接法M0SFET512区域中邻近轻掺杂衬底层506与漏极接触层504之间的边界的衬底502中。下沉件注入工艺596可以是全面(blanket)注入或者可以由下沉件注入掩膜来掩盖，该下沉件注入掩膜阻挡下沉件掺杂剂进入功率M0SFET510区域和二极管接法M0SFET512区域之外的区域。随后的热退火(例如在850°C下持续30分钟)激活并扩散已注入的掺杂剂以形成η型下沉件层598。
[0044]参考图6Β，功率MOSFET栅极结构514和二极管接法MOSFET栅极结构532被形成在衬底502上，例如参考图4F所描述。可选的场电极元件(未示出)可以与功率MOSFET栅极结构514和二极管接法MOSFET栅极结构532同时形成。
[0045]参考图6C，第一 ρ型本体注入掩膜604被形成在半导体器件500上方以暴露出为第一本体区588定义的二极管接法M0SFET512中的区域。ρ型第一本体注入工艺606被执行，其在40keV至500keV的能量下以例如2 X IO12CnT2至IX IO14CnT2的剂量将ρ型掺杂剂例如硼离子注入到衬底502中。第一 NLDD注入工艺608被执行，其使用第一本体注入掩膜604在40keV至300keV的能量下以例如2X IO12CnT2至2X IO13CnT2的剂量将η型掺杂剂例如磷离子注入到衬底502中。在ρ型接触注入工艺578和第一 NLDD注入工艺608完成后，P型接触注入掩膜576被移除。可选的后续退火(例如在KKKTC下持续20分钟)激活并扩散已注入的掺杂剂，以形成具有5X IO16CnT3至2X IO18CnT3的示例性平均掺杂密度的第一本体区588，并且形成具有5 X IO16CnT3至2 X IO18CnT3的示例性平均掺杂密度的二极管接法MOSFET漏极NLDD区536和二极管接法MOSFET源极NLDD区538。
[0046]参考图6D,第二 ρ型本体掩膜562被形成在半导体器件500上方以暴露出为第二本体区522定义的二极管接法M0SFET512和功率M0SFET510中的区域。ρ型第二本体注入工艺564被执行，其在40keV至800keV的能量下以例如5X IO12CnT2至5X IO13CnT2的剂量将P型掺杂剂例如硼离子注入到衬底502中。在第二本体注入工艺564完成后，第二本体掩膜562被移除。随后的热退火激活且扩散已注入的掺杂剂从而形成具有2X IO16CnT3至2 X IO18CnT3的示例性平均掺杂密度的第二本体区522。用来形成第二本体区522的退火可以与参考图6C所描述的用来形成第一本体区588的退火同时执行。
[0047]参考图6E，第二全面NLDD注入工艺386被执行，其在40keV至200keV的能量下以例如5X IO11CnT2至4X IO13CnT2的剂量将η型掺杂剂例如磷离子注入到衬底中。可选的后续热退火(例如在1000°C下持续30秒的快速热处理(RTP)退火)激活已注入的掺杂剂以形成具有I X IO16CnT3至5 X IO17CnT3的示例性平均掺杂密度的功率MOSFET扩展NLDD区518。
[0048]参考图6F，电介质盖帽层570被形成在衬底502以及功率MOSFET栅极结构514和二极管接法MOSFET栅极结构532上方。电介质盖帽层570可以包括参考图4D所描述的电介质侧壁间隔件。电介质盖帽层570可以包括二氧化硅层，其厚度例如为50-200纳米，并且是由使用TEOS的等离子增强化学气相沉积(PECVD)工艺形成的。
[0049]参考图6G，功率MOSFET源极接触注入掩膜572被形成在半导体器件500上方以暴露出为功率MOSFET源极区516定义的区域。功率MOSFET源极接触注入工艺574被执行，其穿过电介质盖帽层570将η型掺杂剂例如磷、砷和可能的锑离子注入到衬底502中。在功率MOSFET源极接触注入工艺574完成后，功率MOSFET源极接触注入掩膜572被移除。随后，退火操作(例如熔炉退火)被执行，其加热衬底502从而激活并扩散已注入的掺杂剂并且形成具有5X IO19CnT3至5Χ 102°cnT3的示例性平均掺杂密度的功率MOSFET源极区516。该退火可以是例如在1050°C下退火10分钟。
[0050]参考图6H，ρ型接触注入掩膜576被形成在半导体器件500上方以便暴露出为本体接触区590定义的区域。本体接触蚀刻工艺被执行，其在由接触注入掩膜576暴露的区域中移除电介质盖帽层570并且从衬底502中移除材料。ρ型接触注入工艺578被执行，其将P型掺杂剂例如硼和/或BF2以及可能的镓离子注入到衬底502中。在ρ型接触注入工艺578完成后，ρ型接触注入掩膜576被移除。随后，退火操作被执行，其加热衬底502从而激活已注入的掺杂剂并形成具有5X IO19CnT3至5X 102°cm_3的示例性平均掺杂密度的本体接触区590。该退火可以与参考图6D所描述的η沟道接触退火工艺同时执行。
[0051]参考图61，金属层592被形成在电介质盖帽层570上方和参考图6Η所描述的蚀刻区域中，从而实现与本体接触区590的电接触。金属层592可以包括例如钛和氮化钛。衬底502和金属层592 (例如使用RTP工艺)被加热，从而使金属层592与本体接触区590处的暴露硅反应以形成金属硅化物。金属硅化物合乎期望地减少金属层592与本体接触区590之间的电阻抗。金属蚀刻掩膜610被形成在金属层592上方以便覆盖最终金属层592的区域。金属蚀刻工艺被执行，其移除由金属蚀刻掩膜610暴露的区域中的金属层592。在金属蚀刻工艺完成后，金属蚀刻掩膜610被移除。
[0052]参考图6J，ILD层594被形成在金属层592和电介质盖帽层570上方。ILD层594可以是例如50-200纳米厚并且可以包括由PECVD形成的一个或更多二氧化硅和/或氮化硅层。接触蚀刻掩膜612被形成在ILD层594上方以暴露出参考图5描述的本体接触点600和源极/漏极接触点602的区域。接触蚀刻工艺被执行，其从ILD层594和电介质盖帽层570上移除材料以形成接触孔，这些接触孔暴露出本体接触区590上方的金属层592并且暴露出二极管接法MOSFET漏极NLDD区536和源极NLDD区538中的衬底502。二极管接法源极/漏极接触注入工艺614被执行，其将η型掺杂剂例如砷注入到由接触孔暴露出的二极管接法MOSFET漏极NLDD区536和源极NLDD区538中的衬底中。在完成二极管接法源极/漏极接触注入工艺614之后，接触蚀刻掩膜612被移除。随后，退火操作(例如RTP工具中的尖峰退火)被执行，其加热衬底502从而激活已注入的掺杂剂并形成二极管接法MOSFET漏极接触区540和源极接触区542，这些区具有5 X IO19CnT3至5Χ 102°cm_3的示例性平均掺杂密度。该退火可以是例如在1000°C下持续60秒的RTP退火。
[0053]参考图6K，本体接触点600和源极/漏极接触点602被形成在接触孔中。例如，通过用接触衬垫金属(例如钛衬垫或钛和氮化钛双衬垫)以及接触填充金属(通常为钨)来填充接触孔，接着通过使用已知蚀刻和/或化学机械抛光(CMP)方法从ILD层594的顶面移除接触填充金属，由此形成接触点600和598。
[0054]随后，参考图5所描述的金属互联被形成。一部分衬底502被从底部移除(例如通过背面磨削)，从而使半导体器件500变薄。图5的金属漏极接触层530被形成在已变薄的衬底502的底面上,从而形成在图5中描述的完成的半导体器件500。
[0055]图7示出包含横向η沟道功率MOSFET的半导体器件，该功率MOSFET具有通过并联的分流电阻器和二极管接法MOSFET连接的栅极。应该认识到可以通过适当改变半导体器件的元件的极性来实现P沟道版本。
[0056]半导体器件700被形成在ρ型半导体衬底702内部和上面，该衬底可以是例如单晶硅晶片，其可能具有重掺杂基础区704并且包括在衬底702顶面处的轻掺杂外延层706，如图7所示。可替换地，衬底702可以是具有基本均匀掺杂密度的同质ρ型单晶硅晶片。适合形成半导体器件700的其他衬底配置也在当前实施例的范围中。半导体器件700包括为功率M0SFET710定义的区域和为邻近功率M0SFET710的二极管接法M0SFET712定义的区域。ρ型本体区722被设置在衬底702中以便为功率M0SFET710和二极管接法M0SFET712提供本体区，如图7所示。可替换地，独立的ρ型本体区可以被设置在功率M0SFET710和二极管接法M0SFET712中，其能够被独立地偏置。本体区722可以包括ρ型本体接触区726。
[0057]如参考图3所述，功率M0SFET710具有栅极结构714，该栅极结构714被设置在本体区722中衬底702的顶面处的沟道区724上方的衬底702上。功率M0SFET710包括邻近功率MOSFET栅极结构714的衬底702中的η型源极区716。功率M0SFET710进一步包括在衬底702中邻近功率MOSFET栅极结构714并与源极区716相对的η型扩展NLDD区718。扩展NLDD区718包含与源极区716具有相同平均掺杂密度的η型漏极接触区720。对应于源极区716与扩展NLDD区718之间的横向距离的功率M0SFET710的有效栅极长度可以是例如0.3-1微米。
[0058]可选的边缘栅极732可以被设置在衬底702上方以便于本体区722的边界交叠。可选的场电极734可以被形成在功率MOSFET扩展NLDD区718上方。例如，如参考图3所述，场电极734可以由在功率MOSFET源极区716上的扩展源极接触金属形成。
[0059]二极管接法M0SFET712具有与功率MOSFET栅极结构714相同的层结构的栅极结构736。轻掺杂衬底706可以延伸到二极管接法MOSFET栅极结构736下方的沟道区738以提供二极管接法M0SFET712的本体区。可替换地，如图7所示，本体区722可以被延伸到二极管接法M0SFET712中以提供二极管接法MOSFET本体区。二极管接法M0SFET712包括邻近二极管接法MOSFET栅极结构736并在其相反两侧的衬底702中的η型源极NLDD区740和η型漏极NLDD区742。源极NLDD区740和漏极NLDD区742具有与功率MOSFET扩展NLDD区718基本相等的平均掺杂密度。源极NLDD区740包含η型源极接触区744，而漏极NLDD区742包含η型漏极接触区746 ;源极接触区744和漏极接触区746都具有与功率MOSFET源极区716和功率MOSFET漏极接触区720基本相等的平均掺杂密度。源极NLDD区740和漏极NLDD区742通过在源极NLDD区740和漏极NLDD区742与本体区722之间的边界处的pn结与功率MOSFET源极区716电隔离。对应于源极NLDD区740与漏极NLDD区742之间的横向距离的二极管接法M0SFET712的有效栅极长度可以是例如0.5-2微米。如图7所示，场电极732可以与二极管接法MOSFET源极NLDD区740交叠，并且可以与可能的二极管接法MOSFET漏极NLDD区742交叠。
[0060]金属互联被设置在衬底702上方以便电连接功率M0SFET710和二极管接法M0SFET712的元件。半导体器件700的栅极输入节点748被直接连接到二极管接法MOSFET漏极接触区746。半导体器件700的漏极输入/输出节点750被直接连接到功率MOSFET漏极接触区720。半导体器件700的源极输出/输出节点752被直接连接到功率MOSFET源极区716。栅极输入节点748通过分流电阻器754连接到二极管接法MOSFET栅极结构736。二极管接法MOSFET栅极结构736被直接连接到二极管接法MOSFET源极接触区744和场电极732。功率MOSFET源极区716被连接到本体接触区726并且可以被连接到场电极732。可替换地，场电极732可以被独立的电压源偏置。
[0061]图8示出一部分半导体器件，其包含源极向下配置的功率M0SFET，该功率MOSFET具有通过并联的多个分流电阻器和二极管接法MOSFET连接的栅极。
[0062]半导体器件800包括为功率M0SFET810定义的区域和为邻近功率M0SFET810的二极管接法M0SFET812定义的区域。如图8所示，功率M0SFET810可以被配置为并联连接的闭环栅极814、中心漏极NLDD区818和周围源极816的实例的线性阵列。二极管接法M0SFET812可以被配置为并联连接的闭环栅极832、中心源极NLDD区838和周围漏极NLDD区836的实例的线性阵列。功率MOSFET栅极814、二极管接法MOSFET栅极832和分流电阻器850可以被连接到由半导体器件800的金属互联形成的阳极总线910。栅极输入节点844被电耦合到二极管接法M0SFET812的源极接触区842并且耦合到分流电阻器850。漏极输入/输出节点846被电耦合到功率MOSFET中心漏极NLDD区818中的漏极接触区820。源极输入/输出节点848被连接到功率M0SFET810的背侧源极金属接触点。
[0063]本领域技术人员将识别到可以对所描述的示例性实施方式做出修改，并且也将认识到很多其他实施方式在所要求保护的发明范围内是可能的。
【权利要求】
1.一种半导体器件，其包含: 半导体衬底； 功率金属氧化物半导体场效应晶体管即功率MOSFET，其包括: 设置在所述衬底上的功率MOSFET栅极结构； 设置在所述功率MOSFET栅极结构下的所述衬底中的第一导电类型的本体区； 与所述第一导电类型相反的第二导电类型的源极区；和 所述第二导电类型的漏极区； 接近所述功率MOSFET的二极管接法M0SFET，其包括: 设置在所述衬底上的栅极结构； 所述第二导电类型的源极区； 所述第二导电类型的漏极区；和 设置在所述二极管接法MOSFET栅极结构下的所述衬底中的所述第一导电类型的本体区；以及 金属互联，其被配置并被确定尺寸以使得: 所述半导体器件的栅极输入节点被电耦合到所述二极管接法MOSFET的所述漏极区；所述栅极输入节点通过分流电阻器被电耦合到所述功率MOSFET栅极结构和所述二极管接法MOSFET漏极区； 所述半导体器件的漏极输入/输出节点被电耦合到所述功率MOSFET漏极区；以及 所述半导体器件的源极输入/输出节点被电耦合到所述功率MOSFET源极区； 其中所述二极管接法MOSFET源极区通过pn结与所述功率MOSFET源极区电隔离并且所述二极管接法MOSFET漏极区通过pn结与所述功率MOSFET源极区电隔离。
2.根据权利要求1所述的器件，其中所述第一导电类型是P型，所述第二导电类型是η型，并且所述功率MOSFET和所述二极管接法MOSFET是η沟道晶体管。
3.根据权利要求1所述的器件，其中: 所述衬底具有所述第一导电类型； 所述功率MOSFET漏极区被设置在所述衬底的顶面处； 所述漏极输入/输出节点实现电连接到所述衬底顶面处的所述功率MOSFET漏极区； 所述功率MOSFET源极区被设置在所述衬底的顶面处； 所述功率MOSFET源极区被电耦合到设置在所述衬底的底面处的功率MOSFET源极接触区；并且 所述源极输入/输出节点实现电连接到所述衬底底面处的所述功率MOSFET源极接触区。
4.根据权利要求1所述的器件，其中: 所述衬底具有所述第二导电类型； 所述功率MOSFET源极区被设置在所述衬底的顶面处； 所述源极输入/输出节点实现电连接到在所述衬底顶面处的所述功率MOSFET源极区； 所述功率MOSFET漏极区被设置在所述衬底的顶面处； 所述功率MOSFET漏极区被电耦合到设置在所述衬底的底面处的功率MOSFET漏极接触区；并且 所述漏极输入/输出节点实现电连接到所述衬底底面处的所述功率MOSFET漏极接触区。
5.根据权利要求1所述的器件，其中场电极与所述功率MOSFET漏极区和所述二极管接法MOSFET漏极区交叠。
6.根据权利要求1所述的器件，其进一步包括设置在所述二极管接法MOSFET源极区的较低边界处和所述二极管接法MOSFET漏极区的较低边界处的具有所述第一导电类型的重掺杂击穿层。
7.根据权利要求1所述的器件，其中: 对应于所述功率MOSFET源极区与所述功率MOSFET漏极区之间的横向距离的所述功率MOSFET的有效栅极长度是03微米至I微米；并且 对应于所述二极管接法MOSFET源极区与所述二极管接法MOSFET漏极区之间的横向距离的所述二极管接法MOSFET的有效栅极长度是0.5-2微米。
8.根据权利要求1所述的器件，其中所述二极管接法MOSFET是第一二极管接法MOSFET,并且所述器件进一步包括第二二极管接法M0SFET，其中所述第一二极管接法MOSFET和所述第二二极管接法MOSFET被设置在所述功率MOSFET的外围处。
9.一种形成半导体器件的方法，其包含以下步骤: 提供半导体衬底； 同时在所述衬底上方形成功率MOSFET的栅极结构并且在所述衬底上方形成二极管接法MOSFET的栅极结构，其包括: 在为所述功率MOSFET定义的至少一个区域中的所述衬底中形成至少一个本体区，所述本体区具有第一导电类型； 在所述衬底中形成所述功率MOSFET的漏极区，所述功率MOSFET漏极区具有与所述第一导电类型相反的第二导电类型； 在所述衬底中形成所述功率MOSFET的源极区，所述功率MOSFET源极区具有所述第二导电类型； 在所述衬底中形成所述二极管接法MOSFET的源极区，所述二极管接法MOSFET源极区具有所述第二导电类型；以及 在所述衬底中形成所述二极管接法MOSFET的漏极区，所述二极管接法MOSFET漏极区具有所述第二导电类型； 其中所述二极管接法MOSFET源极区通过pn结与所述功率MOSFET源极区电隔离，并且所述二极管接法MOSFET漏极区通过pn结与所述功率MOSFET源极区电隔离；以及形成金属互联，以使得: 所述半导体器件的栅极输入节点被电耦合到所述二极管接法MOSFET源极区； 所述栅极输入节点通过分流电阻器被电耦合到所述功率MOSFET栅极结构和所述二极管接法MOSFET漏极区； 所述半导体器件的漏极输入/输出节点被电耦合到所述功率MOSFET漏极区；以及 所述半导体器件的源极输入/输出节点被电耦合到所述功率MOSFET源极区。
10.根据权利要求9所述的方法，其中所述第一导电类型是P型，所述第二导电类型是η型，并且所述功率MOSFET和所述二极管接法MOSFET是η沟道晶体管。
11.根据权利要求9所述的方法，其中: 所述衬底具有所述第一导电类型； 所述方法包括形成设置在所述衬底的底面处的具有所述第一导电类型的功率MOSFET源极接触区； 所述方法包括形成具有所述第一导电类型的下沉件，以使得所述下沉件在所述功率MOSFET源极区和所述功率MOSFET源极接触区之间提供电连接； 所述漏极输入/输出节点实现电连接到所述衬底顶面处的所述功率MOSFET漏极区；并且 所述源极输入/输出节点实现电连接到所述衬底底面处的所述功率MOSFET源极接触区。
12.根据权利要求9所述的方法，其中: 所述衬底具有所述第二导电类型； 所述功率MOSFET漏极区被设置在所述衬底的顶面处； 所述方法包括形成设置在所述衬底的底面处的具有所述第二导电类型的功率MOSFET漏极接触区，以使得所述功率MOSFET漏极区通过所述衬底被电耦合到所述功率MOSFET漏极接触区； 所述功率MOSFET源极区被设置在所述衬底的顶面处； 所述源极输入/输出节点实现电连接到所述衬底顶面处的所述功率MOSFET源极区；并且 所述漏极输入/输出节点实现电连接到所述衬底底面处的所述功率MOSFET漏极接触区。
【文档编号】H01L27/02GK103782386SQ201280043093
【公开日】2014年5月7日 申请日期:2012年7月5日 优先权日:2011年7月5日
【发明者】J·王, S·徐, J·科瑞克 申请人:德克萨斯仪器股份有限公司