置换金属栅极工艺流程中具有低电阻源极区和漏极区的方法和结构的制作方法

置换金属栅极工艺流程中具有低电阻源极区和漏极区的方法和结构的制作方法
【专利摘要】在一个实施例中，提供一种方法，该方法包括：提供包括半导体衬底（12）和掺杂半导体层的结构，该半导体衬底（12）具有设置在其中的至少一个器件区域（14），该掺杂半导体层在至少一个器件区域中设置在半导体衬底的上表面上。在提供上述结构之后，在掺杂半导体层的上表面上形成牺牲栅极区域（28），该牺牲栅极区域（28）的侧壁上设置有间隙壁（34）。然后，形成平坦电介质材料（36），并去除牺牲栅极区域（28）以形成暴露掺杂半导体层的一部分的开口（38）。使开口延伸到半导体衬底（20）的上表面，然后进行退火，使得掺杂剂从掺杂半导体层的保留部分外扩散以在半导体衬底的位于掺杂半导体层的保留部分之下的部分中形成源极区（40）和漏极区（42）。然后，在延伸开口中形成高k栅极电介质（46）和金属栅极（48）。
【专利说明】置换金属栅极工艺流程中具有低电阻源极区和漏极区的方法和结构
【技术领域】
[0001]本公开涉及半导体结构及其制造方法。具体地，本公开涉及包括至少一个高k/金属栅极晶体管的半导体结构及其制造方法，该高k/金属栅极晶体管具有低电阻的源极区和漏极区。
【背景技术】
[0002]在半导体工业中，包括高k栅极电介质(介电常数大于4.0 (典型地，大于7.0)的栅极电介质)和金属栅极的栅极堆叠是用于使互补金属氧化物半导体(CMOS)继续按比例缩小的最有前途的选择之一。
[0003]用于制造高k/金属栅极金属氧化物半导体场效晶体管(MOSFET)的工艺方案之一是置换栅极工艺。在置换栅极工艺中，MOSFET可采用牺牲栅极电极来制造。在这样的工艺中，首先形成牺牲栅极电极，然后源极区和漏极区形成在牺牲栅极电极的足印(footprint)处，并且其后牺牲栅极电极被包括高k栅极电介质和金属栅极的栅极堆叠置换。因为包括高k栅极电介质和金属栅极的栅极堆叠在高温处理步骤之后形成，所以置换栅极工艺具有对高k栅极电介质和金属栅极损伤最小的优点。而且，可供栅极导体选择的金属范围很宽。
[0004]MOSFET器件的继续按比例缩小要求明显突变的源极结和漏极结。在传统的MOSFET处理工艺中，包括上述的置换栅极处理方案，MOSFET的源极区和漏极区通过离子注入并随后进行激活退火而形成。然而，这样的处理将导致扩散的源极结和漏极结，进而使短沟道控制下降。再者，扩散的源极结和漏极结分别增加了源极区和漏极区的电阻，因此降低了器件性能。
[0005]此外,节距的按比例缩小对模块级的图案化(block level patterning)造成了挑战。在紧凑的节距处残留的抗蚀剂必然需要高能量的源极和漏极注入，这加剧了上述的两个问题。

【发明内容】

[0006]本公开提供用于形成置换高k/金属栅极器件的方法和结构，其具有低电阻的源极区和漏极区并可避免节距按比例缩小引起的问题。
[0007]在一个实施例中，本公开的方法包括:提供包括半导体衬底和掺杂半导体层的结构，该半导体衬底具有设置在其中的至少一个器件区域，该掺杂半导体层在至少一个器件区域中设置在半导体衬底的上表面上。在提供上述结构之后，在掺杂半导体层的上表面上形成牺牲栅极区域，该牺牲栅极区域的侧壁上设置有间隙壁。然后，形成平坦电介质材料，并去除牺牲栅极区域以形成暴露掺杂半导体层的一部分的开口。使开口延伸到半导体衬底的上表面，然后进行退火，使得掺杂剂从掺杂半导体层的保留部分外扩散以在半导体衬底的位于掺杂半导体层的保留部分之下的部分中形成源极区和漏极区。然后，在延伸开口中形成高k栅极电介质和金属栅极。[0008]在另一个实施例中，本公开的方法包括:提供包括半导体衬底、P型掺杂半导体层、半导体材料堆叠和隔离区域的结构，该半导体衬底具有至少一个P型器件区域和至少一个η型器件区域，该P型掺杂半导体层在至少一个P型器件区域中设置在半导体衬底的上表面上，该半导体材料堆叠由下至上包括在至少一个η型器件区域中的非晶半导体层和η型掺杂半导体层，该隔离区域延伸到半导体衬底的表面且将至少一个P型器件区域中的P型掺杂半导体层与至少一个η型器件区域中的半导体材料堆叠隔开。在提供上述结构之后，在P型掺杂半导体层和η型掺杂半导体层的每一个的上表面上形成牺牲栅极区域，该牺牲栅极区域的侧壁上设置有间隙壁。然后，形成平坦电介质材料，并从至少一个P型器件区域和至少一个η型器件区域去除牺牲栅极区域，以形成暴露P型掺杂半导体层的一部分的开口和暴露η型掺杂半导体层的一部分的另一开口。使每个开口延伸到半导体衬底的上表面，然后进行退火，使得掺杂剂从P型掺杂半导体层的保留部分外扩散以在半导体衬底的位于P型掺杂半导体层的保留部分之下的部分中形成源极区和漏极区，并且使得掺杂剂从η型掺杂半导体层的保留部分外扩散以在半导体衬底的位于η型掺杂半导体层的保留部分之下的部分中形成另一源极区和另一漏极区。然后，在延伸开口的每一个中形成高k栅极电介质和金属栅极。
[0009]除了提供制造半导体结构的方法外，本公开还提供具有低电阻源极区和漏极区的半导体结构。本公开的结构包括半导体衬底，该半导体衬底具有设置在至少一个器件区域内且由沟道隔开的源极区和漏极区。高k栅极电介质和金属栅极设置在沟道上。高k栅极电介质连续地形成在金属栅极的侧壁表面和底表面上。升高源极区设置在源极区上，升高漏极区设置在漏极区上。间隙壁设置在升高源极区的一部分上以及升高漏极区的一部分上。升高源极区的在间隙壁之下的部分和升高漏极区的在间隙壁之下的部分横向相邻于高k栅极电介质的垂直部分。平坦电介质材料设置在升高源极区和升高漏极区上。平坦电介质材料的上表面与金属栅极的上表面共面。
【专利附图】

【附图说明】
[0010]图1是示意图，其(通过截面图)示出了本公开的一个实施例可采用的初始结构，该初始结构包括半导体衬底，该半导体衬底具有由隔离区域隔开的至少一个P型器件区域和至少一个η型器件区域。
[0011]图2是示意图，其(通过截面图)示出了在使两个器件区域中的半导体衬底凹入、在至少一个P型器件区域的凹入半导体衬底上形成P型掺杂半导体层、且在至少一个η型掺杂区域的凹入半导体衬底上形成半导体材料堆叠后图1的初始结构，其中半导体材料堆叠由下至上包括非晶半导体层和η型掺杂半导体层。
[0012]图3是示意图，其(通过截面图)示出了在至少一个P型器件区域和至少一个η型器件区域二者中形成牺牲栅极区域后且在每个牺牲栅极区域的侧壁上形成间隙壁后图2的结构。
[0013]图4是示意图，其(通过截面图)示出了在形成平坦电介质材料后且从至少一个P型器件区域和至少一个η型器件区域二者去除牺牲栅极区域以在两个器件区域的平坦电介质材料中形成开口后图3的结构。
[0014]图5是示意图，其(通过截面图)示出了使至少一个P型器件区域的开口延伸穿过P型掺杂半导体层且停止在半导体衬底的顶表面后、并且使至少一个η型器件区域中的开口延伸且停止在非晶半导体层的上表面后图4的结构。
[0015]图6是示意图，其(通过截面图)示出了在形成在至少一个η型器件区域中的延伸开口的底部去除非晶半导体层的暴露部分后图5的结构。
[0016]图7是示意图，其(通过截面图)示出了在进行退火后图6的结构。
[0017]图8是示意图，其(通过截面图)示出了在两个器件区域的延伸开口中形成高k栅极电介质和金属栅极后图7的结构。
[0018]图9是示意图，其(通过截面图)示出了在两个器件区域的延伸开口内形成内间隙壁后图7的结构。
[0019]图10是示意图，其(通过截面图)示出了在两个器件区域的延伸开口中形成高k栅极电介质和金属栅极后图9的结构。
【具体实施方式】
[0020]本公开提供包括具有低电阻源极区和漏极区的至少一个高k/金属栅极晶体管的半导体结构及其制造方法，现在将参考下面的讨论和本申请所附的附图对本公开进行更加详细的描述。应理解，是处于示意性的目的而提供本申请的附图，因此附图没有按比例绘制。
[0021]在下面的描述中，将阐述很多具体的细节，例如特定的结构、部件、材料、尺寸、处理步骤和技术，以便提供对本公开的某些方面的理解。然而，本领域的普通技术人员应该理解，本公开的各种实施例可在没有这些具体细节的情况下实施。在一些情况下，已知的结构或处理步骤没有被详细描述，以免使本公开的各种实施例不明确。
[0022]应理解，当作为层、区域或衬底的元件被称为“在另一个元件上或之上”时，它可以直接在该另一个元件上或者可以存在插入元件。相反，当一个元件被称为“直接在另一个元件上或之上”时，则不存在插入元件。还应理解，当一个元件被称为“在另一个元件下或之下”时，它可直接在该另一个元件下或之下或者可以存在插入元件。相反，当一个元件被称为“直接在另一个元件下或之下”时，则不存在插入元件。
[0023]本公开的下述实施例将描述并示出互补金属氧化物半导体(CMOS)结构的形成，该CMOS结构包括在P型器件区域中的至少一个高k/金属栅极结构和在η型器件区域中的至少一个高k/金属栅极结构。尽管下面的描述和附图示出了这样的实施例，但是这里在下面将更加详细描述的本公开的方法也可用于仅形成P型器件区域中的至少一个高k/金属栅极结构或者仅形成η型器件区域中的至少一个高k/金属栅极结构。
[0024]首先参见图1，其示出了本公开的一个实施例可采用的初始结构。如图所示，初始结构包括半导体衬底12，该半导体衬底12具有由隔离区域18隔开的至少一个P型器件区域14和至少一个η型器件区域16。
[0025]在某些实施例中，绝缘体上半导体(SOI)衬底可用作半导体衬底12。在采用SOI衬底时，SOI衬底包括处理衬底12Α、设置在处理衬底12Α的上表面上的埋设绝缘体层12Β、以及设置在埋设绝缘体层12Β的上表面上的半导体器件层12C。SOI衬底的处理衬底12Α和半导体器件层12C可包括相同的或不同的半导体材料。这里所用的与处理衬底12Α和半导体器件层12C的半导体材料相关的术语“半导体”表示任何的半导体材料，例如包括S1、Ge、SiGe、SiC、SiGeC、InAs,GaAs, InP或其它类似的III/V族化合物半导体。这些半导体材料的多个层也可用作处理衬底12A和半导体器件层12C的半导体材料。在一个实施例中，处理衬底12A和半导体器件层12C都包括Si。
[0026]处理衬底12A和半导体器件层12C可具有相同的或不同的晶向。例如，处理衬底12A和/或半导体器件层12C的晶向可为{100}、{110}或{111}。除了这些具体叙及的晶向之外其它的晶向也可用在本公开中。SOI衬底的处理衬底12A可为单晶半导体材料、多晶材料或非晶材料。SOI衬底的半导体器件层12C是单晶半导体材料。单晶半导体材料(单晶体半导体材料)是这样一种半导体材料:直到样品的边缘整个样品的晶格是连续且未断裂的，不存在晶界。
[0027]SOI衬底的埋设绝缘体层12B可为晶体或非晶的氧化物或氮化物。在一个实施例中，埋设绝缘体层12B是氧化物。埋设绝缘体层12B可以是连续的，或者它可以是不连续的。当存在不连续的埋设绝缘体区域时，埋设绝缘体区域呈现为被半导体材料围绕的隔离岛。
[0028]SOI衬底可利用标准工艺形成，例如包括SIMOX (通过氧的离子注入来分隔(separation by ion implantation of oxygen))或层转移。在采用层转移工艺时,在两个半导体晶片接合在一起之后可进行选择性的薄化步骤。选择性的薄化步骤减小半导体层的厚度以得到具有更加期望的厚度的层。
[0029]SOI衬底的半导体器件层12C的典型厚度为100 A至1000 A，更典型的厚度为
500 A至700 A。在某些实施例中，当采用ETSOi (极薄的绝缘体上半导体)衬底时，soi的
半导体器件层12C的厚度小于丨00 A。如果半导体器件层12C的厚度不在上述范围之一内时，则采用薄化步骤，例如平坦化或蚀刻，以将半导体器件层12C的厚度减小为上述范围之一内的值。
[0030]SOI衬底的埋设绝缘体12B的典型厚度为10 A至2000 A,更典型的厚度为
1000 A至1500 A。soi衬底的处理衬底12A的厚度对于本公开是无关紧要的。
[0031]在另一个实施例中，所采用的半导体衬底12是体单晶半导体衬底。在采用体半导体衬底12时，单晶半导体材料从半导体衬底12的最上表面连续延伸到半导体衬底12的最下表面。
[0032]在其它实施例中，具有不同表面区域的混合半导体衬底(未示出)可用作半导体衬底12，其中该不同表面区域具有不同的晶向。在采用混合衬底时，nFET典型地形成在(100 )晶面上，而PFET典型地形成在(110)晶面上。混合衬底可通过本领域已知的技术形成。例如，见美国专利N0.7，329，923、2005年6月2日发布的美国公开N0.2005/0116290以及美国专利N0.7，023, 055，其每一个的全部内容通过引用结合于此。
[0033]半导体衬底12可是掺杂的、非掺杂的或者其中可包含掺杂区域和非掺杂区域。为了清楚起见，掺杂区域在本公开的附图中没有具体示出。半导体衬底12内的每个掺杂区域可具有相同的导电性和/或掺杂浓度，或者它们可具有不同的导电性和/或掺杂浓度。半导体衬底12中呈现的掺杂区域典型地称为阱区，并且它们可利用传统的离子注入工艺或者气相掺杂而形成。
[0034]在本公开的这一点上，半导体衬底12可以处理为在其中包括至少一个隔离区域18。至少一个隔离区域18可为沟槽隔离区域(如本申请的附图中所示的)或场氧化物隔离区域。沟槽隔离区域可采用本领域技术人员已知的传统沟槽隔离工艺形成。例如，光刻、蚀刻以及用诸如氧化物的沟槽电介质填充沟槽可用于形成沟槽隔离区域。可选地，在沟槽填充前可在沟槽中形成衬层，在沟槽填充后可进行致密化步骤，并且可在沟槽填充之后进行平坦化工艺。场氧化物隔离区域可利用所谓的硅局部氧化工艺形成。至少一个隔离区域18提供相邻的栅极区域之间的隔离，典型地在相邻的栅极具有相反的导电性(S卩，nFET和PFET)时需要该隔离区域18。这样，至少一个隔离区域18将p-FET器件区域(即，至少一个P型器件区域14)与n-FET器件区域(即，至少一个η型器件区域16)隔开。
[0035]现在参见图2，其示出了在使两个器件区域(即至少一个P型器件区域14和至少一个η型器件区域16)中的半导体衬底12凹入、在至少一个P型器件区域14中的凹入半导体衬底(即凹入半导体器件层12C’ )上形成P型掺杂半导体层20、且在至少一个η型掺杂区域16中的凹入半导体衬底(即凹入半导体器件层12C’)上形成半导体材料堆叠22后图1的初始结构。如图所示，半导体材料堆叠22由下至上包括非晶半导体层24和η型掺杂半导体层26。
[0036]图2所示的结构可通过首先在一个器件区域上提供阻挡掩模而使另一个器件区域暴露来形成。阻挡掩模可通过在图1所示的结构上施加阻挡掩模材料并且然后通过光刻和蚀刻图案化阻挡掩模材料来形成。在提供阻挡掩模后，一个器件区域中的暴露的半导体衬底通过蚀刻而凹入，该蚀刻包括相对于阻挡掩模选择性去除半导体材料的蚀刻剂的使用。可用于使半导体衬底12的暴露部分凹入的蚀刻包括湿蚀刻、干蚀刻(即反应离子蚀刻(RIE)、等离子体蚀刻、离子束蚀刻和激光烧蚀中的一种)或湿蚀刻和干蚀刻的组合。在采用湿蚀刻时，湿蚀刻包括选择性蚀刻半导体衬底12的暴露表面的任何化学蚀刻剂，例如氢氧化铵。在一个器件区域凹入后，P型掺杂半导体层20形成在至少一个P型器件区域14中或者半导体材料堆叠22形成在至少一个η型器件区域16中。接下来，去除阻挡掩模，并对前面没有处理的另一个器件区域进行形成阻挡掩模、使半导体衬底的暴露表面凹入以及在至少一个P型器件区域14中形成P型掺杂半导体层20或在至少一个η型器件区域16中形成半导体材料堆叠22的步骤。然后，另一个阻挡掩模被从该衬底去除，并且如果需要可采用平坦化工艺以提供图2所示的平坦结构。
[0037]形成在至少一个P-器件区域14中的P型掺杂半导体层20包括任何的半导体材料，其可与在下半导体衬底的材料相同或不同。在一个实施例中，P型掺杂半导体层20包括晶格常数与在下半导体衬底不同的半导体材料。在这样的实施例中，P型掺杂半导体层20可用于向至少一个P型器件区域14中的半导体衬底12的在下部分施加张应力。例如，当P型器件区域14中的在下半导体衬底12包括硅时，P型掺杂半导体层20可包括P型SiGe。
[0038]当与P型掺杂半导体层20结合使用时术语“p型掺杂”表示来自元素周期表的IIIA族的元素，例如B、Al、Ga和In之一。在一个实施例中，P型掺杂半导体层20包括硼掺杂的半导体材料，例如硼掺杂的SiGe。
[0039]在一个实施例中，P型掺杂剂在P型掺杂半导体层20内的浓度典型地为1E19原子/cm3至7E20原子/cm3。在另一个实施例中，P型掺杂剂在P型掺杂半导体层20内的浓度典型地为3E20原子/cm3至5E20原子/cm3。
[0040]形成在至少一个P型器件区域14的暴露部分上的P型掺杂半导体层20可利用原位掺杂外延生长工艺来形成。形成P型掺杂半导体层20时所用的原位掺杂外延生长工艺保证了 P型掺杂半导体层20为单晶且与至少一个P型器件区域14中的半导体衬底12的暴露表面具有相同的晶向。就是说，原位掺杂外延生长工艺形成的P型掺杂半导体层20与在下半导体衬底12是外延对准的。形成P型掺杂半导体层20时所用的原位掺杂外延生长工艺包括采用至少一个半导体前驱气体和P型掺杂剂。
[0041]在一个实施例中，P型掺杂半导体层20的厚度为6nm至lOOnm。在另一个实施例中，P型掺杂半导体层20的厚度为15nm至25nm。在前述厚度范围之上和/或之下的其它厚度也可在本公开中采用。
[0042]形成在至少一个η型器件区域16的暴露表面上的半导体材料堆叠22包括首先在至少一个η型器件区域16中的半导体衬底12的暴露表面上形成非晶半导体层24。非晶半导体层24可包括与至少一个η型器件区域16中的在下半导体衬底12的暴露表面相同或不同的半导体材料。在一个实施例中，非晶半导体层24和至少一个η型器件区域16中的在下半导体衬底12的暴露表面均包括硅。本申请全文所用的术语“非晶”表示缺乏良好限定的晶体结构的半导体材料。
[0043]半导体材料堆叠22的非晶半导体层24可采用包括任何半导体前驱源材料的任何化学或物理生长工艺形成。例如，选择性外延可用于形成非晶半导体层24。非晶半导体层24典型地为本征(即非掺杂的)半导体层。
[0044]在一个实施例中，非晶半导体层24的厚度为Inm至10nm。在另一个实施例中，非晶半导体层24的厚度为2nm至4nm。在前述厚度范围之上和/或之下的其它厚度也可在本公开中采用。
[0045]接下来，η型掺杂半导体层26形成在非晶半导体层24上。形成在至少一个η型器件区域16中的η型掺杂半导体层26包括任何半导体材料，其可与在下半导体衬底的材料相同或不同。在一个实施例中，η型掺杂半导体层26包括晶格常数与在下半导体衬底不同的半导体材料。在这样的实施例中，η型掺杂半导体层26可用于向至少一个η型器件区域16中的半导体衬底12的在下部分施加压应力。例如，当η型器件区域16中的在下半导体衬底12包括硅时，η型掺杂半导体层26可包括η型掺杂的S1:C (碳掺杂硅)。在另一个实施例中，当η型器件区域16中的在下半导体衬底12包括硅时，η型掺杂半导体层26可包括η型掺杂的硅。
[0046]当与η型掺杂半导体层26结合使用时术语“η型掺杂”表示来自元素周期表的VA族的元素，例如P、As和Bi之一。在一个实施例中，η型掺杂半导体层26包括磷掺杂的半导体材料，例如磷掺杂的Si或磷掺杂的S1:C。
[0047]在一个实施例中，η型掺杂剂在η型掺杂半导体层26内的浓度典型地为1Ε19原子/cm3至7E20原子/cm3。在另一个实施例中，η型掺杂剂在η型掺杂半导体层26内的浓度典型地为3Ε20原子/cm3至5E20原子/cm3。
[0048]在一个实施例中，形成在非晶半导体层24上的η型掺杂半导体层26可为非晶的。在另一个实施例中，形成在非晶半导体层24上的η型掺杂半导体层26可为多晶的。多晶半导体材料是包括尺寸和取向变化的许多微晶的半导体材料。
[0049]η型掺杂半导体层26可利用包括任何半导体前驱源材料和任何η型掺杂剂源的任何化学或物理生长工艺来形成。例如，选择性外延生长P的掺杂SiC可用于形成η型掺杂半导体层26。
[0050]在一个实施例中，η型掺杂半导体层26的厚度为6nm至lOOnm。在另一个实施例中，η型掺杂半导体层26的厚度为15nm至25nm。在上述厚度范围之上和/或之下的其它厚度也可在本公开中采用。
[0051]尽管图1-2示出了在至少一个P型器件区域14中形成P型掺杂半导体层20且在至少一个η型器件区域16中形成半导体材料堆叠22之前形成隔离区域18，但是本公开也涵盖一种备选实施例，在该备选实施例中在形成隔离区域18之前P型掺杂半导体层20和半导体材料堆叠22形成在半导体衬底的非凹入部分上。
[0052]现在参见图3，其示出了在至少一个P型器件区域14和至少一个η型器件区域16
二者中形成牺牲(即可去除)栅极区域28后且在每个牺牲栅极区域28的侧壁上形成间隙壁34后图2的结构。如图所示，牺牲栅极区域28由下至上包括牺牲电介质层30和牺牲栅极材料层32。
[0053]牺牲电介质层30包括任何的电介质材料，例如包括诸如氧化硅的半导体氧化物、氮化硅和氧氮化硅。牺牲电介质层30可利用任何传统的沉积工艺作为毯式层形成在P型掺杂半导体层20和半导体材料堆叠22的暴露的上表面上，上述传统的沉积工艺例如包括化学气相沉积(CVD)、物理气相沉积(PVD)、分子束沉积(MBD)、脉冲激光沉积(PLD)、液源雾化化学沉积(LSMCD)、原子层沉积(ALD)和其它类似的沉积工艺。在本公开的某些实施例中，牺牲电介质层30利用热生长工艺形成，该热生长工艺例如包括氧化和氮化。牺牲电介质层30的厚度可根据所用电介质材料的类型以及其形成时所用的技术而变化。典型地，作为示例，牺牲电介质层30的厚度为Inm至5nm。更典型地,牺牲电介质层30的厚度为Inm至 3nm。
[0054]位于牺牲电介质层30的上表面上的牺牲栅极材料层32包括随后相对于电介质材料可选择性去除的任何材料(掺杂或非掺杂)。在一个实施例中，牺牲栅极材料层32可包括诸如多晶硅的半导体材料。牺牲栅极材料层32可利用任何沉积工艺形成，例如包括化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、蒸发、物理气相沉积(PVD)、溅射、化学溶液沉积和原子层沉积(ALD)。当采用掺杂的牺牲栅极材料层32时，掺杂剂可在沉积工艺期间原位引入。备选地，掺杂剂可在沉积之后通过任何合适的掺杂技术引入，例如离子注入和气相掺杂。牺牲栅极材料层32的厚度可根据所用牺牲材料的类型以及其形成时所用的技术而变化。典型地，作为示例，牺牲栅极材料层32的厚度为20nm至lOOnm。更典型地，牺牲栅极材料层32的厚度为30nm至60nm。
[0055]在形成牺牲栅极材料层32和牺牲栅极电介质层30的毯式层后，层32和30被图案化以在P型掺杂半导体层20和半导体材料堆叠22上形成至少一个牺牲栅极区域28。毯式层32和30的图案化包括光刻和蚀刻。光刻包括在牺牲栅极材料层32的毯式层的上表面上形成光致抗蚀剂材料(未示出)，将光致抗蚀剂曝光为所希望的辐照图案，并且采用传统的抗蚀剂显影剂显影曝光的抗蚀剂。蚀刻步骤可包括干蚀刻工艺、湿蚀刻工艺或它们的组合。在采用干蚀刻工艺时，该干蚀刻工艺可包括反应离子蚀刻、离子束蚀刻、等离子体蚀刻和激光烧蚀之一。在采用湿蚀刻工艺时，采用相对于在下的层32和30的材料具有选择性的化学蚀刻剂。在蚀刻工艺期间所形成的图案化的抗蚀剂可保留在牺牲栅极材料层32的毯式层上。备选地，所形成的图案化抗蚀剂可在将图案至少转移到牺牲栅极材料层32的毯式层后去除。图案化抗蚀剂的去除可采用任何传统的抗蚀剂剥离工艺来实现，例如灰化。
[0056]在每个器件区域中形成牺牲栅极区域28后，间隙壁34形成在每个牺牲栅极区域28的侧壁上。所形成的间隙壁34可包括电介质材料，例如氧化硅、氮化硅或氧氮化硅。在一个实施例中，间隙壁34包括氮化硅。在某些实施例中，间隙壁34可包括这些电介质材料的多层堆叠。间隙壁34可通过沉积保形电介质材料层并随后进行各向异性蚀刻而形成。
[0057]参见图4，其示出了在形成平坦电介质材料36后且从至少一个P型器件区域14和至少一个η型器件区域16 二者去除牺牲栅极区域28以在两个器件区域的平坦电介质材料36中形成开口 38后图3的结构。
[0058]平坦电介质材料36可包括能容易地被平坦化的任何电介质材料，例如掺杂或非掺杂的硅玻璃、氧化硅和氮化硅。平坦电介质材料36可利用任何传统的沉积工艺形成，例如包括化学气相沉积(CVD)、等离子体增强化学气相沉积(PCVD)和物理气相沉积(PVD)。所形成的平坦电介质材料36的高度(即垂直厚度)大于每个牺牲栅极区域28的总垂直厚度。典型地，作为示例，平坦电介质材料36的垂直厚度为50nm至300nm。更典型地，平坦电介质材料36的垂直厚度为IOOnm至200nm。
[0059]在沉积平坦电介质材料36后，平坦电介质材料36经受平坦化工艺，例如化学机械抛光。平坦化工艺在牺牲栅极区域28的上表面停止。在平坦化后，平坦电介质材料36的上表面基本上与牺牲栅极区域28的上表面共面。
[0060]每个开口 38可通过利用蚀刻步骤去除牺牲栅极区域28的暴露部分而形成。蚀刻步骤包括干蚀刻或湿蚀刻，并且蚀刻步骤停止在至少一个P型器件区域14的P型掺杂半导体层20的上表面并停止在至少一个η型器件区域16的η型掺杂半导体层26上。在一个实施例中，反应离子蚀刻用于形成每个开口 38。
[0061]现在参见图5，其示出了在两个器件区域中使每个开口 38延伸穿过在下的P型掺杂半导体层20和η型掺杂半导体层26后图4的结构。具体而言，图5示出了停止在ρ型器件区域14中的半导体衬底12的最上表面上的延伸开口 38’以及停止在非晶半导体层24上的延伸开口 38”。η型器件区域16中存在的非晶半导体层24用作蚀刻停止层，以防止半导体衬底12的在下晶面的任何去除。
[0062]延伸每个开口 38的顺序可以变化。在一个实施例中，至少一个P型器件区域14中的开口首先延伸，随后延伸至少一个η型器件区域16中的开口。在另一个实施例中，至少一个η型器件区域16中的开口首先延伸，随后延伸至少一个ρ型器件区域14中的开口。在任何一个实施例中，阻挡掩模可形成在一个器件区域上而另一个器件区域中的开口被延伸。
[0063]至少一个ρ型器件区域14中的延伸开口 38’利用蚀刻剂形成，该蚀刻剂在去除P型掺杂半导体层20的暴露部分时具有选择性且停止在半导体衬底12上。在一个实施例中，四乙基氢氧化铵(TEAH)可用于形成至少一个ρ型器件区域14中的延伸开口 38’。至少一个η型器件区域16中的延伸开口 38”可利用蚀刻剂形成，该蚀刻剂在去除η型掺杂半导体层26的暴露部分时具有选择性且停止在非晶半导体层24上。在一个实施例中，TEAH和晶体Si的干蚀刻可用于在至少一个η型器件区域14中形成延伸开口 38”。
[0064]参见图6，其示出了在延伸开口 38”的底部去除非晶半导体层24的一部分以在至少一个η型器件区域16中形成第二延伸开口 39后图5的结构，其中延伸开口 38”形成在至少一个η型器件区域16中。至少一个η型器件区域16中的第二延伸开口 39利用蚀刻剂形成，该蚀刻剂在去除非晶半导体层24的暴露部分时具有选择性并停止在半导体衬底12上。在一个实施例中，在形成第二延伸开口 39时可采用非晶Si的干蚀刻。
[0065]参见图7，其示出了进行退火以在至少一个P型器件区域14和至少一个η型器件区域16 二者中在半导体衬底12的上部内形成源极区40和漏极区42且使至少一个η型器件区域16中的非晶半导体层24的保留部分结晶化后图6的结构。非晶半导体层24的再结晶部分现在标示为附图中的元件44。元件41表示器件沟道，该器件沟道在半导体衬底12的上部位于源极区40和漏极区42之间。在退火期间，η型掺杂半导体层26也经受再结晶以形成单晶材料层。
[0066]在退火期间形成在ρ型器件区域14中的源极区40和漏极区42通过从ρ型掺杂半导体层20的保留的在上部分外扩散ρ型掺杂剂而提供。η型器件区域16中形成的源极区40和漏极区42通过从η型掺杂半导体层26的保留的在上部分外扩散η型掺杂剂而提供。η型掺杂剂也在非晶半导体层的再结晶部分内扩散。
[0067]在本公开中，ρ型掺杂半导体层20的保留部分用作pFET器件的升高源极区/漏极区，而η型掺杂半导体层26的保留部分和非晶半导体层的再结晶部分(即层44)用作nFET器件的升高源极区/漏极区。
[0068]退火典型地在900°C至1085°C的温度下进行，更典型的温度为1000°C至1040°C。
[0069]ρ型器件区域14中形成的源极区40和漏极区42典型地具有1E19原子/cm3至7E20原子/cm3的ρ型掺杂剂浓度，更典型的P型掺杂剂浓度为3E20原子/cm3至5E20原子/cm3。在外扩散工艺后，ρ型掺杂半导体层20的保留部分典型地具有1E19原子/cm3至7E20原子/cm3的ρ型掺杂剂浓度，更典型的P型掺杂剂浓度为3E20原子/cm3至5E20原子 / cm3。
[0070]η型器件区域16中形成的源极区40和漏极区42典型地具有1Ε19原子/cm3至7E20原子/cm3的η型掺杂剂浓度，更典型的η型掺杂剂浓度为3Ε20原子/cm3至5E20原子/cm3。在外扩散工艺后，η型掺杂半导体层26的保留部分典型地具有1Ε19原子/cm3至7E20原子/cm3的η型掺杂剂浓度，更典型的η型掺杂剂浓度为3Ε20原子/cm3至5E20原子 / cm3。
[0071]这样，在所公开的结构中升高源极区/漏极区和在下源极区/漏极区之间的结是突变的。“突变的”是指掺杂剂浓度具有盒形轮廓而不具有来自注入损伤的传统硅空隙缺陷所导致的掺杂剂扩散率提高。
[0072]参见图8，其示出了在两个器件区域的延伸开口 38’和39中形成高k栅极电介质46和金属栅极48后图7的结构，高k栅极电介质46是U形的。从图8中可见，升高源极区/漏极区的一部分位于间隙壁34之下，并且升高源极区/漏极区的边缘部分与一部分高k栅极电介质46接触。再者，如图8所示，高k栅极电介质46连续地形成在金属栅极48的侧壁表面和底表面上。
[0073]高k栅极电介质46可包括电介质材料，该电介质材料在真空下测量的介电常数大于4.0,典型地大于8.0。在一个实施例中，高k栅极电介质46可包括电介质金属氧化物，该电介质金属氧化物是包含金属和氧的高k材料。电介质金属氧化物可通过本领域已知的方法来沉积，例如包括化学气相沉积(CVD)、物理气相沉积(PVD)、分子束沉积(MBD)、脉冲激光沉积(PLD)、液源雾化化学沉积(LSMCD)、原子层沉积(ALD)等。高k电介质材料的示例包括 HfO2, ZrO2, La2O3' Al2O3' Ti02、SrTiO3> LaAlO3' Y2O3> HfOxNy, ZrOxNy, La2OxNy' Al2OxNy'TiOxNy> SrTiOxNy> LaA10xNy> Y2OxNy、它们的硅酸盐及它们的合金。每个x值独立地为0.5至3，并且每个y值独立地为O至2。高k栅极电介质46在水平部分处测量的厚度可为0.9nm至6nm,并且优选为1.0nm至3nm。高k栅极电介质46可具有Inm量级或者小于Inm的有效氧化物厚度。
[0074]在某些实施例中，在两个器件区域中形成的高k栅极电介质46包括相同的电介质材料。在另一个实施例中，至少一个P型器件区域14中的栅极电介质材料与至少一个η型器件区域16中的栅极电介质材料不同。不同的栅极电介质层可利用阻挡掩模技术来实现。
[0075]金属栅极48包括:诸如但不限于Al、W、Cu、Pt、Ag、Au、Ru、Ir、Rh和Re的导电金属、例如Al-Cu的导电金属合金、例如硅化钨和硅化钼的导电金属硅化物、例如AIN的导电金属氮化物、以及它们的组合和叠层。金属栅极48可利用传统的沉积工艺形成，例如原子层沉积(ALD )、化学气相沉积(CVD )、金属有机化学气相沉积(MOCVD )、分子束外延(MBE )、物理气相沉积、溅射、镀覆、蒸发、离子束沉积、电子束沉积、激光辅助沉积和化学溶液沉积。
[0076]在某些实施例中，形成在两个器件区域中的金属栅极48包括相同的导电金属。在另一个实施例中，至少一个P型器件区域14中的导电金属与至少一个η型器件区域16中的导电金属不同。不同的金属栅极导体可利用阻挡掩模技术来实现。
[0077]在形成高k栅极电介质46和金属栅极48后，所得到的结构经受平坦化，例如化学机械平坦化和/或研磨，以提供例如图8所示的结构。
[0078]现在参见图9，其示出了在两个器件区域的延伸开口 38”和39内形成内间隙壁50后图7的结构。内间隙壁50可包括与间隙壁34相同的或不同的电介质材料，典型地包括与间隙壁34不同的电介质材料。内间隙壁50可利用与上述形成间隙壁34的工艺相同的工艺形成。内间隙壁50的存在减小了每个器件区域中金属栅极48与源极区42和漏极区44之间的寄生电容。
[0079]现在参见图10，其示出了在两个器件区域的延伸开口中形成高k栅极电介质46和金属栅极48后图9的结构。形成高k栅极电介质材料46和金属栅极48的材料和工艺与上述的相同。由图10可见，升高源极区/漏极区位于间隙壁34之下，并且升高源极区/漏极区的边缘部分通过内间隙壁50的存在而与高k栅极电介质46隔开。
[0080]图8和图10所示的每个结构包括半导体衬底12，该半导体衬底12具有位于至少一个器件区域(即至少一个P型器件区域14和至少一个η型器件区域16)内的由沟道41隔开的源极区40和漏极区42。高k栅极电介质46和金属栅极48位于沟道41上。高k栅极电介质46连续地形成在金属栅极48的侧壁表面和底表面上。升高源极区位于源极区40上，并且升高漏极区位于漏极区42上；p型器件区域14中的升高源极区/漏极区是ρ型掺杂半导体层20的保留部分，而η型器件区域16中的升高源极区/漏极区是η型掺杂半导体层26的保留部分和再结晶层44。间隙壁34位于升高源极区的一部分上并位于升高漏极区的一部分上；间隙壁34将高k栅极电介质46的一部分与相邻的平坦电介质材料36隔开。升高源极区的位于间隙壁34之下的部分及升高漏极区的位于间隙壁34之下的部分横向相邻于高k栅极电介质46的垂直部分。平坦电介质材料36位于升高源极区和升高漏极区上。平坦电介质材料36的上表面与金属栅极48的上表面共面。[0081]尽管本公开已经具体示出并描述了其优选实施例，但是本领域的技术人员应理解，可进行形式和细节上的前述和其它变化而不脱离本公开的精神和范围。因此，本公开不限于所描述和示出的确切形式和细节而是落入所附权利要求的范围内。
[0082]工业应用性
[0083]本公开可在工业上用于结合在成集成电路芯片中的高性能半导体场效晶体管(FET)器件的设计和制造，而该集成电路芯片可用于各种不同的电子和电气设备。
【权利要求】
1.一种形成半导体结构的方法，包括: 提供包括半导体衬底12和掺杂半导体层20的结构，该半导体衬底12具有设置在其中的至少一个器件区域14，该掺杂半导体层20在该至少一个器件区域中设置在该半导体衬底的上表面上； 在该掺杂半导体层的上表面上形成牺牲栅极区域28，该牺牲栅极区域28的侧壁34上设置有间隙壁34 ； 在该掺杂半导体层上形成平坦电介质材料36，该平坦电介质材料36邻接包括该间隙壁34的该牺牲栅极区域28 ； 去除该牺牲栅极区域28以形成暴露该掺杂半导体层的一部分的开口 38 ； 使该开口延伸到该半导体衬底的上表面； 进行退火，使得掺杂剂从该掺杂半导体层的保留部分外扩散以在该半导体衬底的位于该掺杂半导体层的该保留部分之下的部分中形成源极区40和漏极区42 ;以及 在该延伸开口中形成高k栅极电介质46和金属栅极48。
2.如权利要求1所述的方法，其中该至少一个器件区域是P型器件区域，并且该掺杂半导体层是P型掺杂半导体层。
3.如权利要求2所述的方法，其中该P型掺杂半导体层包括晶格常数与在下的该半导体衬底不同的半导体材料，并且通过原位掺杂外延生长工艺形成。
4.如权利要求1所述的方法，其中该至少一个器件区域是η型器件区域，该掺杂半导体层是η型掺杂半导体层，该η型`掺杂半导体层具有与在下的该半导体衬底不同的晶格常数并通过化学或物理生长工艺形成，并且其中在该半导体衬底和该η型掺杂半导体层之间设置有非晶半导体层。
5.如权利要求4所述的方法，其中该退火使该非晶半导体层再结晶。
6.如权利要求1所述的方法，其中该掺杂半导体层的该保留部分形成升高源极区和升高漏极区，并且其中该半导体衬底的在该源极区和该漏极区之间的部分形成沟道。
7.如权利要求6所述的方法，其中所述升高源极区和所述升高漏极区的每一个的一部分设置在该间隙壁之下并与该高k栅极电介质的一部分直接接触。
8.如权利要求6所述的方法，还包括在形成该高k栅极电介质和该金属栅极前在该延伸开口内形成内间隙壁，并且其中该升高源极区和该升高漏极区的每一个的一部分设置在该间隙壁之下并且通过该内间隙壁与该高k栅极电介质隔开。
9.如权利要求1所述的方法，其中该退火在1000°C至1040°C的温度下进行。
10.一种形成互补金属氧化物半导体(CMOS)结构的方法，包括: 提供包括半导体衬底12、P型掺杂半导体层、半导体材料堆叠和隔离区域的结构，该半导体衬底12具有至少一个P型器件区域14和至少一个η型器件区域16，该P型掺杂半导体层在该至少一个P型器件区域中设置在该半导体衬底的上表面上，该半导体材料堆叠由下至上包括在该至少一个η型器件区域中的非晶半导体层和η型掺杂半导体层，该隔离区域延伸到该半导体衬底的表面且将该至少一个P型器件区域14中的该P型掺杂半导体层与该至少一个η型器件区域中的该半导体材料堆叠隔开； 在该P型掺杂半导体层和该η型掺杂半导体层的每一个的上表面上形成牺牲栅极区域`28，该牺牲栅极区域28的侧壁上设置有间隙壁34 ；在该P型掺杂半导体层和该η型掺杂半导体层上形成平坦电介质材料36，该平坦电介质材料36邻接包括该间隙壁的每个牺牲栅极区域； 从该至少一个P型器件区域和该至少一个η型器件区域去除该牺牲栅极区域，以形成暴露该P型掺杂半导体层的一部分的开口和暴露该η型掺杂半导体层的一部分的另一开口 ； 使每个开口 38延伸到该半导体衬底的上表面； 进行退火，使得掺杂剂从该P型掺杂半导体层20的保留部分外扩散以在该半导体衬底的位于该P型掺杂半导体层的该保留部分之下的部分中形成源极区40和漏极区42，并且使得掺杂剂从该η型掺杂半导体层的保留部分外扩散以在该半导体衬底的位于该η型掺杂半导体层的该保留部分之下的部分中形成另一源极区和另一漏极区；以及 在该延伸开口的每一个中形成高k栅极电介质46和金属栅极48。
11.如权利要求10所述的方法，其中该P型掺杂半导体层包括晶格常数与在下的该半导体衬底不同的半导体材料，并且通过原位掺杂外延生长工艺形成。
12.如权利要求10所述的方法，其中该η型掺杂半导体层包括晶格常数与在下的该半导体衬底不同的半导体材料，并且通过化学或物理生长工艺形成。
13.如权利要求10所述的方法，其中该退火使该非晶半导体层再结晶。
14.如权利要求10所述的方法，其中该P型掺杂半导体层的该保留部分在该至少一个P型器件区域中形成升高源极区和升高漏极区，其中该半导体衬底的在该源极区和该漏极区之间的部分在该至少一个P型器件区域中形成沟道，其中该η型掺杂半导体层的该保留部分在该至少一个η型器件区域中形成另一升高源极区和另一升高漏极区，其中该半导体衬底的在该另一源极区和该另一漏极区之间的部分在该至少一个η型器件区域中形成另一沟道。
15.如权利要求14所述的方法，其中该至少一个P型器件区域中的该升高源极区和该升高漏极区的每一个的一部分设置在该间隙壁之下并与该高k栅极电介质的一部分直接接触，并且其中该至少一个η型器件区域中的该另一升高源极区和该另一升高漏极区的每一个的一部分设置在该间隙壁之下并与该高k栅极电介质的一部分直接接触。
16.如权利要求10所述的方法，还包括在形成该高k栅极电介质和该金属栅极前在该延伸开口的每一个内形成内间隙壁，其中该至少一个P型器件区域中的该升高源极区和该升高漏极区的每一个的一部分设置在该间隙壁之下且通过该内间隙壁与该高k栅极电介质隔开，并且其中该至少一个η型器件区域中的该另一升高源极区和该另一升高漏极区的每一个的一部分设置在该间隙壁之下且通过该内间隙壁与该高k栅极电介质隔开。
17.如权利要求10所述的方法，其中该退火在1000°C至1040°C的温度下进行。
18.—种半导体结构,包括: 半导体衬底，具有设置在至少一个器件区域内且由沟道隔开的源极区40和漏极区42 ； 高k栅极电介质46和金属栅极48，设置在该沟道上，其中该高k栅极电介质连续地形成在该金属栅极的侧壁表面和底表面上； 设置在该源极区40上的升高源极区和设置在该漏极区42上的升高漏极区； 间隙壁34，设置在该升高源极区的一部分上以及该升高漏极区的一部分上，其中该升高源极区的在该间隙壁之下的部分和该升高漏极区的在该间隙壁之下的部分横向相邻于该高k栅极电介质的下垂直部分；以及 平坦电介质材料36，设置在该升高源极区和该升高漏极区上，该平坦电介质材料的上表面与该金属栅极的上表面共面。
19.如权利要求18所述的半导体结构，其中该至少一个器件区域是P型器件区域，并且该掺杂半导体层是P型掺杂半导体层。
20.如权利要求19所述的半导体结构，其中该P型掺杂半导体层包括半导体材料，该半导体材料的晶格常数与在下的该半导体衬底不同而该半导体材料的晶向与在下的该半导体衬底相同。
21.如权利要求18所述的半导体结构，其中该至少一个器件区域是η型器件区域，并且该掺杂半导体层是晶格常数与在下的该半导体衬底不同的η型掺杂半导体层。
22.如权利要求18所述的半导体结构，其中在该高k栅极电介质的外表面上形成有内间隙壁。
23.如权利要求18所述的半导体结构，其中该至少一个器件区域包括由隔离区域隔开的P型器件区域和η型器件区域，其中该P型器件区域中的该掺杂半导体层是P型掺杂半导体层，并且其中该η型器件区域中的该掺杂半导体层是η型掺杂半导体层。
24.如权利要求23所述的半导体结构，其中该P型掺杂半导体层包括半导体材料，该半导体材料的晶格常数与该P型器件区域中在下的该半导体衬底不同而该半导体材料的晶向与该P型器件区域中在下的该半导体衬底相同，并且其中该η型掺杂半导体层包括晶格常数与该η型器件区域中在下的该半导体衬底不同的另一半导体材料。
25.如权利要求24所述的半导体结构，其中在该P型器件区域和该η型器件区域的该高k栅极电介质的外表面上形成有内间隙壁。
【文档编号】H01L21/336GK103563059SQ201280024783
【公开日】2014年2月5日 申请日期:2012年5月15日 优先权日:2011年6月28日
【发明者】B.哈兰, 程慷果, S.波诺思, T.E.斯坦达尔特, 山下典洪 申请人:国际商业机器公司