半导体器件及其制作方法
【专利摘要】本申请提供了一种半导体器件及其制作方法。其中，该制作方法包括：形成半导体基体，半导体基体包括栅极，形成于栅极的侧壁上的侧壁层，以及形成于栅极的上表面上的硬掩膜层；形成覆盖侧壁层和硬掩膜层的介质层，并对介质层进行等离子体灰化处理以形成钝化预备层；以及进行刻蚀至去除位于栅极的上表面上的硬掩膜层和钝化预备层，并将位于侧壁层上的剩余钝化预备层作为钝化层。该制作方法通过对介质层进行等离子体灰化处理以形成钝化预备层，降低了在刻蚀去除位于栅极的上表面上的硬掩膜层和钝化预备层的步骤中钝化预备层被刻蚀掉的几率，即降低了在半导体器件的制作过程中位于侧壁层上的钝化层被刻蚀掉的几率。
【专利说明】
半导体器件及其制作方法
技术领域
[0001] 本申请涉及半导体集成电路的技术领域，具体而言，涉及一种半导体器件及其制 作方法。
【背景技术】
[0002] 在典型集成电路（1C)形成工艺中，所制备的半导体器件的基体表面对外界环境 很敏感，且外界环境中的杂质等容易落在半导体器件上，从而影响半导体器件的可靠性和 稳定性。因此，在不同的工艺步骤中需要在半导体器件的基体表面上形成钝化层来保护内 部半导体器件。
[0003] 钝化层通常需要具有较高的机械强度和较低的刻蚀速率，现有技术中常见的钝化 层的材料为半导体氧化物和/或半导体氮化物，例如二氧化硅（Si0 2)和/或氮化硅（SiN)， 且钝化层通常通过离子体增强化学汽相沉积等工艺沉积形成。但是现有技术中沉积形成 的钝化层容易在后续的刻蚀工艺中被刻蚀掉，从而使得半导体器件失去了钝化层的保护作 用，最终导致半导体器件也受到损伤。
[0004] 现有半导体器件的制作方法通常包括以下步骤：首先，形成包括栅极10'，形成 于栅极KV的侧壁上的侧壁层20'，以及形成于栅极10'的上表面上的硬掩膜层30'的 半导体基体，其中，侧壁层20'由SiOjl 210'和第一 SiN层220'组成，硬掩膜层30'通 常由第二SiN层310'和SiON层320'组成，其结构如图1所示；然后，在半导体基体的表 面形成Si0 2钝化层40'，并在Si02钝化层40'上覆盖SiN钝化层50'，形成如图2所示的 基体结构；最后，进行刻蚀至去除位于栅极1(V的上表面上的硬掩膜层30'、Si0 2钝化层 40'和SiN钝化层50'。现有技术中通常采用Η3Ρ04等腐蚀剂刻蚀去除位于栅极10'的上 表面上的硬掩膜层3(V、Si0 2钝化层4(V和SiN钝化层5(V，然而该步骤中由于Η #04等 腐蚀剂具有高腐蚀性，使得位于侧壁层2(V上的Si02钝化层4(V和SiN钝化层5(V也会 被刻蚀掉，从而使得半导体器件失去了 Si02钝化层40'和SiN钝化层50'对侧壁层20' 的保护作用，导致侧壁层20'也遭受氏?0 4等腐蚀剂的腐蚀，进而导致侧壁层20'发发部分 脱落或全部脱落（如图3所示）。针对上述问题，目前还没有有效的解决方法。
【发明内容】
[0005] 本申请的主要目的在于提供一种半导体器件及其制作方法，以降低在半导体器件 的制作过程中位于侧壁层上的钝化层被刻蚀掉的几率。
[0006] 为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件的制作方法， 该制作方法包括以下步骤：形成半导体基体，半导体基体包括栅极，形成于栅极的侧壁上的 侧壁层，以及形成于栅极的上表面上的硬掩膜层；形成覆盖侧壁层和硬掩膜层的介质层，并 对介质层进行等离子体灰化处理以形成钝化预备层；以及进行刻蚀至去除位于栅极的上表 面上的硬掩膜层和钝化预备层，并将位于侧壁层上的剩余钝化预备层作为钝化层。
[0007] 进一步地，在形成钝化预备层的步骤中，形成多层介质层，并至少对一层介质层进 行等离子体灰化处理。
[0008] 进一步地，形成钝化预备层的步骤包括：形成覆盖侧壁层和硬掩膜层的氧化物介 质层；对氧化物介质层进行等离子体灰化处理以形成氧化物钝化层；在氧化物钝化层上形 成氮化物介质层，且氧化物钝化层和氮化物介质层组成钝化预备层。
[0009] 进一步地，在形成氧化物介质层的步骤中，氧化物介质层411的厚度为10~150A。
[0010] 进一步地，采用氧等离子体对氧化物介质层进行等离子体灰化处理，灰化处理的 温度为100°c~600°C，灰化处理的时间不小于2s。
[0011] 进一步地，刻蚀钝化层和硬掩膜层的步骤包括：进行干法刻蚀至去除位于硬掩膜 层上的钝化预备层，并去除覆盖于氧化物钝化层的侧壁上的部分氮化物介质层；进行湿法 刻蚀至去除硬掩膜层，并去除剩余的氮化物介质层，且将位于侧壁层上的氧化物钝化层作 为钝化层。
[0012] 进一步地，湿法刻蚀的腐蚀剂为Η3Ρ04溶液或掺有Si离子的Η 3P04混合溶液。
[0013] 进一步地，侧壁层包括依次形成于栅极的侧壁上的SiOjl和第一 SiN层，硬掩膜 层包括依次形成于栅极的上表面上的第二SiN层以及SiON层。
[0014] 根据本申请的另一方面，提供了一种半导体器件，该半导体器件包括：栅极；侧壁 层，设置于栅极的侧壁上；以及钝化层，设置于侧壁层上，且钝化层通过对覆盖在侧壁层上 的介质层进行等离子体灰化处理后获得。
[0015] 进一步地，介质层为氧化物介质层，钝化层通过对氧化物介质层进行氧等离子体 灰化处理后获得。
[0016] 进一步地，介质层的材料为Si02，侧壁层包括依次设置于栅极的侧壁上的SiOjl 和第一 SiN层。
[0017] 进一步地，钝化层40的厚度为1.0~15ΘΑ.。
[0018] 应用本申请的技术方案，本申请通过形成覆盖于栅极侧壁上的侧壁层，和形成覆 盖于栅极的上表面的硬掩膜层，以及形成覆盖于侧壁层和硬掩膜层上的介质层，并对介质 层进行等离子体灰化处理以形成钝化层，从而提高了钝化预备层的致密性，并显著降低了 钝化预备层的刻蚀速率，进而降低了在刻蚀去除位于栅极的上表面上的硬掩膜层和钝化预 备层的步骤中侧壁层上的钝化预备层被刻蚀掉的几率，即降低了在半导体器件的制作过程 中位于侧壁层上的钝化层被刻蚀掉的几率，进而保证了钝化层对器件结构的保护作用。
【附图说明】
[0019] 构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示 意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0020] 图1示出了在现有半导体器件的制作方法中，形成包括栅极，形成于栅极的侧壁 上的侧壁层，以及形成于栅极的上表面上的硬掩膜层的半导体基体后基体的剖面结构示意 图；
[0021] 图2示出了在图1所示的半导体基体的表面形成Si02钝化层，以及在Si0 2钝化层 上覆盖SiN钝化层后基体的剖面结构示意图；
[0022] 图3示出了进行刻蚀至去除位于栅极的上表面上的硬掩膜层、SiOji化层和SiN 钝化层后基体的剖面结构示意图；
[0023] 图4示出了本申请实施方式所提供的半导体器件的制作方法的流程示意图；
[0024] 图5示出了在本申请实施方式所提供的半导体器件的制作方法中，形成包括栅 极，形成于栅极的侧壁上的侧壁层，以及形成于栅极的上表面上的硬掩膜层的半导体基体 后基体的剖面结构示意图；
[0025] 图6示出了形成覆盖图5所示的侧壁层和硬掩膜层的氧化物介质层后基体的剖面 结构示意图；
[0026] 图7示出了对图6所示的氧化物介质层进行等离子体灰化处理以形成氧化物钝化 层后基体的剖面结构示意图；
[0027] 图8示出了在图7所示的氧化物钝化层上形成氮化物介质层，且氧化物钝化层和 氮化物介质层组成钝化预备层后基体的剖面结构示意图；
[0028] 图9示出了进行干法刻蚀至去除位于图8所示的硬掩膜层上的钝化预备层，并去 除位于栅极的侧壁上的部分氮化物介质层后基体的剖面结构示意图；以及
[0029] 图10示出了进行湿法刻蚀至去除图9所示的硬掩膜层，并去除剩余的氮化物钝化 层，且将位于侧壁层上的氧化物钝化层作为钝化层后基体的剖面结构示意图。
【具体实施方式】
[0030] 需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相 互组合。下面将参考附图并结合实施例来详细说明本申请。
[0031] 需要注意的是，这里所使用的术语仅是为了描述【具体实施方式】，而非意图限制根 据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式 也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语"包含"和/或"包 括"时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
[0032] 为了便于描述，在这里可以使用空间相对术语，如"在……之上"、"在……上方"、 "在……上表面"、"上面的"等，用来描述如在图中所示的一个器件或特征与其他器件或特 征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位 之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为"在其他器 件或构造上方"或"在其他器件或构造之上"的器件之后将被定位为"在其他器件或构造下 方"或"在其他器件或构造之下"。因而，示例性术语"在……上方"可以包括"在……上方" 和"在……下方"两种方位。该器件也可以其他不同方式定位（旋转90度或处于其他方 位），并且对这里所使用的空间相对描述作出相应解释。
[0033] 正如【背景技术】中所介绍的，在半导体器件的制作过程中位于侧壁层上的钝化层容 易被刻蚀掉。本申请的发明人针对上述问题进行研究，提出了一种半导体器件的制作方法。 如图4所示，该制作方法包括：形成半导体基体，半导体基体包括栅极，形成于栅极的侧壁 上的侧壁层，以及形成于栅极的上表面上的硬掩膜层；形成覆盖侧壁层和硬掩膜层的介质 层，并对介质层进行等离子体灰化处理以形成钝化预备层；以及进行刻蚀至去除位于栅极 的上表面上的硬掩膜层和钝化预备层，并将位于侧壁层上的剩余钝化预备层作为以形成钝 化层。
[0034] 上述制作方法通过形成覆盖侧壁层和硬掩膜层的介质层，并对介质层进行等离子 体灰化处理以形成钝化预备层，从而提高了钝化预备层的致密性，并显著降低了钝化预备 层的刻蚀速率，进而降低了在刻蚀去除位于栅极的上表面上的硬掩膜层和钝化预备层的步 骤中钝化预备层被刻蚀掉的几率，即降低了在半导体器件的制作过程中位于侧壁层上的钝 化层被刻蚀掉的几率。
[0035] 下面将更详细地描述根据本申请提供的半导体器件的制作方法的示例性实施方 式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于 这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底 且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为 了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省 略对它们的描述。
[0036] 图5至图10示出了本申请提供的半导体器件的制作方法中，经过各个步骤后得到 的基体的剖面结构示意图。下面将结合图5至图10,进一步说明本申请所提供的半导体器 件的制作方法。
[0037] 首先，形成半导体基体，半导体基体包括栅极10,形成于栅极10的侧壁上的侧壁 层20,以及形成于栅极10的上表面上的硬掩膜层30,进而形成如图5所示的基体结构。本 领域的技术人员可以根据本申请的教导设定侧壁层20和硬掩膜层30的结构组成。优选地， 侧壁层20包括依次形成于栅极10的侧壁上的SiOjl 210和第一 SiN层220,硬掩膜层30 包括依次形成于栅极10的上表面上的第二SiN层310以及SiON层320。其中，形成上述侧 壁层20的工艺可以为化学气相沉积、热氧化工艺或氮化处理等，且形成上述硬掩膜层30的 工艺可以为化学气相沉积或氮化处理等。上述工艺为本领域现有技术，在此不再赘述。
[0038] 完成形成半导体基体（半导体基体包括栅极10,形成于栅极10的侧壁上的侧壁层 20,以及形成于栅极10的上表面上的硬掩膜层30)的步骤之后，形成覆盖侧壁层20和硬掩 膜层30的介质层，并对介质层进行等离子体灰化处理以形成钝化预备层41。由于钝化预备 层41是通过等离子体灰化处理形成的，从而钝化预备层41的致密性得以提高，进而降低了 在刻蚀去除位于栅极的上表面上的硬掩膜层和钝化预备层的步骤中侧壁上的钝化预备层 被刻蚀掉的几率。
[0039] 在一种优选的实施方式中，可以形成多层介质层，并至少对一层介质层进行等离 子体灰化处理。进一步地，形成钝化预备层41的步骤可以包括：形成覆盖侧壁层20和硬掩 膜层30的氧化物介质层411，进而形成如图6所示的基体结构；对氧化物介质层411进行 等离子体灰化处理以形成氧化物钝化层410,进而形成如图7所示的基体结构；在氧化物钝 化层410上形成氮化物介质层420,且氧化物钝化层410和氮化物介质层420组成钝化预备 层41，进而形成如图8所示的基体结构。
[0040] 在上述优选的实施方式中，氧化物介质层411的厚度本领域的技术人员可以根据 实际工艺需求进行设定，优选地，氧化物介质层411的厚度为10~150A,在上述优选的厚度范 围内，由于氧化物介质层411的厚度大于现有技术中氧化物介质层411的厚度，从而减小了 刻蚀工艺对氧化物介质层411的影响。同时，本领域的技术人员也可以根据实际工艺需求 选择合适的工等离子体灰化处理的工艺参数，优选地，采用氧等离子体对氧化物介质层411 进行等离子体灰化处理，灰化处理的温度为100°C~600°C，灰化处理的时间不小于2s，在 上述优选的工艺参数范围内，氧等离子体能够对氧化物介质层411进行充分的灰化处理， 相当于对氧化物介质层411进一步进行氧化，从而能够大幅度的提高氧化物介质层411的 致密性。
[0041] 完成形成覆盖侧壁层20和硬掩膜层30的介质层，并对介质层进行等离子体灰化 处理以形成钝化预备层41的步骤之后，进行刻蚀至去除位于栅极10的上表面上的部分钝 化预备层41和硬掩膜层30以形成钝化层40。由于钝化层40中的氧化物钝化层410是通 过等离子体灰化处理形成的，从而大幅度提高了氧化物介质层411的致密性，进而使刻蚀 工艺不会去除侧壁层上的全部的钝化层40,残留的覆盖于侧壁层20的钝化层40能够对器 件结构起到保护作用。
[0042] 在一种优选的实施方式中，刻蚀钝化预备层41和硬掩膜层30的步骤可以包括：进 行干法刻蚀至去除位于硬掩膜层30上的钝化预备层41，并去除位于侧壁层20的侧壁上的 部分氮化物介质层420钝化层40,进而形成如图9所示的基体结构；进行湿法刻蚀至去除 硬掩膜层30,并去除剩余的氮化物介质层420,且将位于侧壁层20上的氧化物钝化层410 作为钝化层40,进而形成如图10所示的基体结构。
[0043] 在上述优选的实施方式中，本领域的技术人员可以根据实际工艺需求选择合适的 湿法刻蚀腐蚀剂。优选地，湿法刻蚀的腐蚀剂为Η 3Ρ04溶液或掺有Si离子的Η 3P04混合溶 液。进一步地，湿法刻蚀的腐蚀剂可以为掺有Si离子的H3POJg合溶液。应用掺有Si离子 的Η 3Ρ04混合溶液可以避免腐蚀速率过快而导致的对硬掩膜层30、氮化物介质层420的过 刻蚀。
[0044] 本申请还提供了一种半导体器件。如图10所示，该半导体器件包括栅极10 ;侧壁 层20,设置于栅极10的侧壁上；以及钝化层40,设置于侧壁层20上，且钝化层40通过对覆 盖在侧壁层20上的介质层进行等离子体灰化处理后获得。
[0045] 上述半导体器件中由于设置有钝化层40,且钝化层40通过对覆盖在侧壁层20上 的介质层进行等离子体灰化处理后获得，从而使钝化层40具有较高的致密性，在刻蚀工艺 中不易被刻蚀掉，进而保证了半导体器件中的钝化层40对器件结构的保护作用。
[0046] 在本申请上述的半导体器件中，优选地，介质层为氧化物介质层，进一步地，介质 层的材料为Si0 2，且钝化层40是通过对氧化物介质层进行氧等离子体灰化处理后获得的。 其中，氧等离子体对氧化物介质层进行灰化处理，相当于对氧化物介质层411进一步进行 氧化，从而提高了氧化物介质层411的致密性。
[0047] 在本申请上述的半导体器件中，优选地，介质层的材料为Si02，侧壁层20包括依次 设置于栅极10的侧壁上的SiOjl 210和第一 SiN层220 ;钝化层40的厚度为10~1501。由 于上述钝化层40是通过对介质层进行等离子体灰化处理后获得的，因此具有较大的致密 性，在刻蚀后形成的半导体器件中钝化层40的厚度也不会发发较大的变化，从而保证了一 定的厚度的钝化层40覆盖于侧壁层20,进而保证了钝化层40对器件结构的保护作用。
[0048] 从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：本申请通 过形成覆盖侧壁层和硬掩膜层的介质层，并对介质层进行等离子体灰化处理以形成钝化预 备层，从而提高了钝化预备层的致密性，并显著降低了钝化预备层的刻蚀速率，进而降低了 在刻蚀去除位于栅极的上表面上的硬掩膜层和钝化预备层的步骤中覆盖在侧壁层上的钝 化预备层被刻蚀掉的几率，即降低了在半导体器件的制作过程中位于侧壁层上的钝化层被 刻蚀掉的几率。
[0049] 以上仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人 员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、 等同替换、改进等，均应包含在本申请的保护范围之内。
【主权项】
1. 一种半导体器件的制作方法，其特征在于，所述制作方法包括W下步骤： 形成半导体基体，所述半导体基体包括栅极，形成于所述栅极的侧壁上的侧壁层，W及 形成于所述栅极的上表面上的硬掩膜层； 形成覆盖所述侧壁层和硬掩膜层的介质层，并对所述介质层进行等离子体灰化处理W 形成纯化预备层；W及 进行刻蚀至去除位于所述栅极的上表面上的所述硬掩膜层和所述纯化预备层，并将位 于所述侧壁层上的剩余所述纯化预备层作为纯化层。2. 根据权利要求1所述的制作方法，其特征在于，在形成所述纯化预备层的步骤中，形 成多层所述介质层，并至少对一层所述介质层进行所述等离子体灰化处理。3. 根据权利要求2所述的制作方法，其特征在于，形成所述纯化预备层的步骤包括： 形成覆盖所述侧壁层和硬掩膜层的氧化物介质层； 对所述氧化物介质层进行所述等离子体灰化处理W形成氧化物纯化层； 在所述氧化物纯化层上形成氮化物介质层，且所述氧化物纯化层和所述氮化物介质层 组成所述纯化预备层。4. 根据权利要求3所述的制作方法，其特征在于，在形成所述氧化物介质层的步骤中， 所述氧化物介质层的厚度为10~150A。5. 根据权利要求3所述的制作方法，其特征在于，采用氧等离子体对所述氧化物介质 层进行所述等离子体灰化处理，灰化处理的溫度为100°C~600°C，灰化处理的时间不小于 2s〇6. 根据权利要求3所述的制作方法，其特征在于，刻蚀所述纯化预备层和所述硬掩膜 层的步骤包括： 进行干法刻蚀至去除位于所述硬掩膜层上的所述纯化预备层，并去除覆盖于所述氧化 物纯化层的侧壁上的部分所述氮化物介质层； 进行湿法刻蚀至去除所述硬掩膜层，并去除剩余的所述氮化物介质层，且将位于所述 侧壁层上的所述氧化物纯化层作为纯化层。7. 根据权利要求6所述的制作方法，其特征在于，所述湿法刻蚀的腐蚀剂为H 3PO4溶液 或渗有Si离子的H3PO4混合溶液。8. 根据权利要求1至7中任一项所述的制作方法，其特征在于，所述侧壁层包括依次形 成于所述栅极的侧壁上的Si〇2层和第一 SiN层，所述硬掩膜层包括依次形成于所述栅极的 上表面上的第二SiN层化及SiON层。9. 一种半导体器件，其特征在于，所述半导体器件包括： 栅极； 侧壁层，设置于所述栅极的侧壁上；W及 纯化层，设置于所述侧壁层上，且所述纯化层通过对覆盖在所述侧壁层上的介质层进 行等离子体灰化处理后获得。10. 根据权利要求9所述的半导体器件，其特征在于，所述介质层为氧化物介质层，所 述纯化层通过对所述氧化物介质层进行氧等离子体灰化处理后获得。11. 根据权利要求10所述的半导体器件，其特征在于，所述介质层的材料为SiO 2,所述 侧壁层包括依次设置于所述栅极的侧壁上的Si〇2层和第一 SiN层。12.根据权利要求10至11中任一项所述的半导体器件，其特征在于，所述纯化层的厚 度为10~150A。
【文档编号】H01L29/423GK105990111SQ201510044141
【公开日】2016年10月5日
【申请日】2015年1月28日
【发明人】谢志勇
【申请人】中芯国际集成电路制造(上海)有限公司