高高宽比的接触结构及其制造方法与流程

本发明的实施例涉及集成电路器件，更具体地，涉及高高宽比的接触结构及其制造方法。

背景技术：

可以通过各种方式实现半导体器件中的导电性。不同层级上的导线通常通过特定位置处的导电插塞连接。然而，绝大多数半导体器件的构件(例如，晶体管)的数量大大增加。在诸如高性能处理器器件的单个半导体器件中，可以包括数百万个晶体管。因此，由于器件尺寸抑制了晶体管的任何物理扩展，所以减小晶体管尺寸和增大其密度在本领域受到高度关注。

传统的半导体器件可以包括在层间介电(ILD)层中形成接触孔以及然后用导电材料填充接触孔。随着晶体管的尺寸和间距减小，接触孔的高宽比显著增大。结果，更加难以精确地和反复地形成堆叠的接触结构。

技术实现要素：

本发明的实施例提供了一种制造半导体器件的方法，包括：在半导体衬底上形成多个栅极结构；在所述栅极结构上方沉积第一层间介电层；在每两个紧邻的栅极结构之间的所述第一层间介电层中形成第一接触插塞；在所述第一层间介电层上沉积蚀刻停止层；在所述蚀刻停止层上沉积第二层间介电层；在所述第二层间介电层中形成与所述第一接触插塞对准的第二接触插塞；以及在所述第二层间介电层和所述第二接触插塞上面沉积金属层。

本发明的另一实施例提供了一种制造半导体器件的方法，包括：在半导体衬底上形成多个栅极结构；在所述栅极结构上方沉积第一层间介电层；在所述第一层间介电层中形成第一接触插塞；在所述第一层间介电层上沉积蚀刻停止层；在所述蚀刻停止层上沉积第二层间介电层；在所述第二层间介电层中形成与所述第一接触插塞对准的第二接触插塞，其中，所述第一接触插塞和所述第二接触插塞具有大于6.9的组合高宽比；以及在所述第二层间介电层和所述第二接触插塞上面沉积金属层。

本发明的又一实施例提供了一种半导体器件，包括：半导体衬底；多个栅极结构，设置在所述半导体衬底上；第一层间介电层，位于所述栅极结构和所述半导体衬底上面；第一接触插塞，设置在每两个紧邻的栅极结构之间；蚀刻停止层，设置在所述第一层间介电层上；第二层间介电层，位于所述蚀刻停止层上面；第二接触插塞，设置在所述第一接触插塞上，其中，所述第一接触插塞和所述第二接触插塞具有大于6.9的组合高宽比；以及金属层，位于所述第二层间介电层和所述第二接触插塞上面。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本本发明的一些实施例的示出制造半导体器件的工艺的流程图；

图2至图12是根据本发明的一些实施例的示出制造半导体器件的工艺的示意性截面图；以及

图13是根据本发明的一些实施例的示出半导体器件的示意性截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

通过在层间介电(ILD)层中蚀刻接触孔以及用导电材料填充接触孔来形成传统的堆叠接触结构。ILD层的高度等于整个层厚度的高度。例如，如果层是6000埃，则ILD层的厚度将是6000埃。接触孔的尺寸受到ILD层的厚度的限制。更具体地，接触孔的高度将是6000埃。另一方面，由于有限的间距，接触孔的宽度保持相对较窄。结果，在填充导电材料以形成接触插塞之后，接触插塞的高宽比较高。在一些情况下，由于半导体器件设计，接触插塞的高宽比可以大于7:1。

高高宽比隐含着一些缺陷。在形成接触孔的工艺中，一些缺陷与漫长的蚀刻工艺一起出现。接触孔的底部倾向于在端部收缩，其中，接触孔暴露衬底。接触孔的宽度的减小导致界面处的差的接触。除了歪曲的接触孔之外，将ILD层蚀刻至其全深花费相当多的时间。消耗的时间越长，在接触孔的底部处留下的残留物越多。高高宽比表明较长的蚀刻周期和较多的不需要的残留物。由于接触孔的深度，残留物几乎不能完全去除，并且该污染物进一步降低了接触插塞的导电性。

现在转到图1，示出了用于制造包括高高宽比的堆叠接触结构的半导体器件的方法10的实施例。在图2至图13的示意图中进一步示出了图1中示出的方法10的实施例，并且当在下面的文本中出现时应该参考这些图。

如图1中的框101阐述的，在半导体衬底上形成栅电极。这在图2中示出，图2示出衬底100和至少两个栅电极。衬底100是块状硅，但是也可以使用诸如绝缘体上硅(SOI)或位于块状硅锗上面的硅层的其他常用的材料和结构。如图2所示，在半导体衬底100上沉积的栅极介电材料和栅极导电材料被图案化并且分别成为栅极介电层110和栅电极120，栅极介电层110和栅电极120一起形成栅极结构。栅极介电层110可以由氧化硅或高k介电材料形成。栅电极120可以由非晶硅、多晶硅、掺杂多晶硅、金属、单晶硅或其他导电材料形成。

接下来，在栅极结构的每个侧壁上形成介电间隔件125。介电间隔件125可以由氧化物、氮化物、氮氧化物或它们的组合形成。在衬底100上完成的栅极结构上沉积用于在随后的接触孔形成期间控制终点的接触蚀刻停止层(CESL)126。CESL 126可以由氮化硅、氮氧化硅、碳化硅或它们的组合形成。

返回图1，如框103中阐述的，在栅极结构上方沉积第一层间介电(ILD)层130。这在图3中示出，其中，第一ILD层130形成在CESL 126上面以将栅极结构(即，栅极介电层110、栅电极120和介电间隔件125)与随后形成的接触孔隔离。第一ILD层130可以是通过热化学汽相沉积(CVD)工艺或高密度等离子体(HDP)工艺由掺杂或未掺杂的氧化硅形成的含氧化硅层，例如，未掺杂的硅酸盐玻璃(USG)、磷掺杂的硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)。可选地，第一ILD层130可以由掺杂或P掺杂的旋涂玻璃(SOG)、PTEOS或BPTEOS形成。

将第一ILD层130的顶面减薄和平坦化至预定高度。第一ILD层130的高度正好足以隔离栅极结构并且不能比其预期目的更厚，因为ILD层的厚度在随后工艺中确定接触孔尺寸。接触孔形成将分成两个单独的阶段以克服传统的制造工艺中常见的先前提到的缺陷。如图3所示，第一ILD层130的高度能够隔离栅极结构。更具体地，第一ILD层130的厚度应该达到接触孔的整个长度的大约四分之三，但不是接触孔的总长度。通常地，ILD层的厚度将确定接触孔的尺寸。在本文中，反过来，接触孔将确定第一ILD层130的厚度并且在后期阶段中确定第二ILD层160的厚度。

如框105中阐述的，在每两个紧邻的栅极结构之间的第一ILD层130中形成一个或多个接触插塞。这在图4至图6中示出，其中，形成第一接触孔133，并且第一导电材料140a填充至第一接触孔133内以形成第一接触插塞140。提供了光刻图案化的光刻胶层，为了简化和清楚，在图中省略了该光刻胶层。更具体地，在第一ILD层130上设置光掩模，并且选择性地去除光掩模的部分(例如，使用光刻或合适的蚀刻剂化学物)以限定掩模，该掩模暴露将被去除的位于衬底100上面的第一ILD层130的部分，从而产生第一接触孔133，同时位于栅极结构上面的光掩模的部分保持完整。在本发明的一些实施例中，第一接触孔133定位在一对紧邻的栅电极之间。

在本发明的实施例中，如图4所示，实施干蚀刻工艺以形成穿过第一ILD层130并且暴露下面的衬底100的第一接触孔133。使用掩蔽技术的典型的光刻工艺和各向异性蚀刻操作(例如，等离子体蚀刻或反应离子蚀刻)形成第一接触孔133。然后剥离光掩模。第一接触孔133的深度与第一ILD层130的厚度相同。

现在转到图5，示出了填充第一接触孔133的空隙的第一导电材料140a。第一导电材料140a沉积在衬底100上方并且过填充第一接触孔133，从而使得完全填充第一接触孔133。通过化学机械抛光(CMP)去除除了第一接触孔133之外的第一导电材料140a的部分。如图6所示，因此再次暴露第一ILD层130，并且填充第一接触孔133的第一导电材料140a的剩余部分成为第一接触插塞140。第一接触插塞140由钨或钨基合金形成。形成第一接触插塞140的一种方法包括选择性钨化学汽相沉积(W-CVD)。例如，钨可以基本上仅沉积在第一接触孔133的底部处暴露的硅上，并且然后可以用回蚀刻去除钨的过度生长。

如框107中阐述的，在第一ILD层130上沉积蚀刻停止层150。这在图7中示出，其中，蚀刻停止层150毯状覆盖第一ILD层130和第一接触插塞140。蚀刻停止层150可以由氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合形成，蚀刻停止层150可以通过包括低压化学汽相沉积(LPCVD)、大气压化学汽相沉积(APCVD)、等离子体增强化学汽相沉积(PECVD)、物理汽相沉积(PVD)、溅射和任何其他合适的沉积工艺的各种沉积技术形成。

如框109中阐述的，在蚀刻停止层150上沉积第二层间介电(ILD)层160。这在图8中示出，其中，第二ILD层160毯状覆盖蚀刻停止层150。第二ILD层160可以是通过热CVD工艺或HDP工艺由掺杂或未掺杂的氧化硅形成的含氧化硅的层，例如，USG、PSG或BPSG。第二ILD层160可以由掺杂或P掺杂的SOG、PTEOS或BPTEOS形成。在沉积第二ILD层160之后，实施平坦化，例如，CMP。在材料和形成工艺方面，第二ILD层160与第一ILD层130相同。

如框111中阐述的，在第二ILD层160中形成与第一接触插塞140对准的第二接触插塞170。这在图9至图11中示出，其中，在第二ILD层160中形成第二接触孔163，并且在第二接触孔163内填充第二导电材料170a以形成第二接触插塞170。再次采用用于形成第一接触插塞140的相同的光刻图案化的光刻胶层，为了简化和清楚，在图中省略了该光刻胶层。更具体地，在蚀刻停止层150上设置具有用于第一接触插塞140的相同的图案的光掩模。由于相同的光掩模用于第二接触孔163，挖出与用于第一接触孔133恰好相同的图案，所以不必限定新的光掩模。这节省了限定另一光掩模的步骤。光掩模暴露位于蚀刻停止层150上面的将被去除的第二ILD层160的部分以产生第二接触孔163，而剩余部分保留完整。由于使用相同的光掩模，第二接触孔163承继第一接触孔133的位置。如图9所示，在蚀刻之后，第二接触孔163穿过第二ILD层160和蚀刻停止层150并且暴露下面的第一接触插塞140。

现在转到图10，示出了填充第二接触孔163的空隙的第二导电材料170a。第二导电材料170a沉积在第一接触插塞140上方并且过填充第二接触孔163，从而使得完全填充第二接触孔163。通过化学机械抛光(CMP)去除除了第二接触孔163之外的第二导电材料170a的部分。如图11所示，因此再次暴露第二ILD层160，并且填充第二接触孔163的第二导电材料170a的剩余部分成为第二接触插塞170。第二接触插塞170由钨或钨基合金形成。在一些实施例中，第一材料140a和第二材料170a相同。

第一ILD层130和第二ILD层160之间的差别由它们的厚度(高度)引起。如先前讨论的，由于晶体管中的组件架构，接触插塞具有较高的高宽比(大于6.9)。通常地，在一个蚀刻步骤中形成接触孔。然而，高高宽比意味着蚀刻时间长并且残余物分散在接触孔的底部处。当导电材料填充时，接触插塞在端部大大减小，从而产生差的接触。在本实施例中，接触插塞的整个长度在第一接触插塞140和第二接触插塞170之间分派。换句话说，在两个单独的阶段中形成单个接触插塞。第一ILD层130的高度限定第一接触插塞140的深度。接下来，第二ILD层160限定第二接触插塞170的深度。然而，第一接触插塞140和第二接触插塞170的组合长度则是单个接触插塞的整个长度。

第一接触插塞140的高度为完整的接触插塞的总长度的约四分之三，而第二接触插塞170的高度完成整个接触插塞的剩余高度，其为总长度的约四分之一。第一ILD层130和第二ILD层160分别确定第一接触插塞140和第二接触插塞170的尺寸。在两个单独的阶段中形成单个接触插塞，并且第一接触插塞和第二接触插塞的累计长度促成单个接触插塞尺寸。另一方面，在两阶段蚀刻工艺中，第一接触孔133和第二接触孔163的高宽比大大减小，并且因此需要较少的时间且产生较少的残余物，同时最终的高宽比保持相同。

参照图1中的框113，在第二ILD层上方沉积金属层。这在图12中示出，图12示出了位于第二ILD层160上面的金属层180。在第二ILD层160上方沉积和图案化金属层180以电连接接触插塞140、170。

现在转到图13，示出了本发明的实施例。栅电极220形成在半导体衬底200上。衬底200是块状硅，但是也可以使用诸如绝缘体上硅(SOI)或位于块状硅锗上面的硅层的其他常用的材料和结构。如图13所示，在衬底200上设置栅极介电层210，并且在栅极介电层210上设置浮置栅极多晶硅氧化物222。然后在浮置栅极多晶硅氧化物222上设置隔离膜223。在隔离膜223上设置控制栅极多晶硅氧化物224。由此形成栅电极220。在栅电极的任一侧上设置两个介电间隔件225，置于浮置栅极多晶硅氧化物222和控制栅极多晶硅氧化物224的侧面。介电间隔件225可以由氧化物、氮化物、氮氧化物或它们的组合形成。如图13所示，接触蚀刻停止层(CESL)226毯状覆盖衬底200、间隔件225和控制栅极多晶硅氧化物224的顶部。CESL 226可以由氮化硅、氮氧化硅、碳化硅或它们的组合形成。

在栅极结构上方设置第一层间介电(ILD)层230以将栅极结构(即，栅极介电层210、栅电极220和介电间隔件225)与随后形成的接触孔隔离。将第一ILD层230的顶面减薄和平坦化至预定高度。在本实施例中，第一ILD层230具有约4000埃的厚度，这正好能够电隔离栅电极220。如先前讨论的，第一ILD层230的厚度对应于第一接触孔的高度以避免接触孔形成的工艺中的高高宽比。第一ILD层应该仅占接触插塞的整个长度的约四分之三。接触孔将确定第一ILD层230的厚度，并且在后期阶段确定第二ILD层260的厚度。在6000埃接触插塞的情况下，第一ILD层230跨越4000埃。第一ILD层230可以是通过热化学汽相沉积(CVD)工艺或高密度等离子体(HDP)工艺由掺杂或未掺杂的氧化硅形成的含氧化硅层，例如，为掺杂的硅酸盐玻璃(USG)、磷掺杂的硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)。可选地，第一ILD层230可以由掺杂或P掺杂的旋涂玻璃(SOG)、PTEOS或BPTEOS形成。

进行光刻以图案化将被去除的第一ILD层230以产生第一接触孔233，而位于栅极结构上面的光掩模的部分保持完整。第一接触孔233穿过第一ILD层230并且暴露下面的衬底200。如图13所示，第一接触孔233定位在一对紧邻的栅电极220之间。第一导电材料240a填充第一接触孔233以形成第一接触插塞240。第一接触孔233的深度与第一ILD层230的厚度相同。

第一导电材料240a占据第一接触孔233的空隙，其中，第一导电材料240a接触下面的衬底200。第一接触插塞240由钨或钨基合金形成。蚀刻停止层250毯状覆盖第一ILD层230和第一接触插塞240。蚀刻停止层250可以由氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合形成，蚀刻停止层250可以通过各种沉积技术形成。第二ILD层260毯状覆盖蚀刻停止层250。在材料和形成工艺方面，第二ILD层260与第一ILD层230相同。然而，第一ILD层230和第二ILD层260的差别起因于厚度。第二ILD层260的厚度占整个接触插塞的剩余的四分之一。较薄的第二ILD层260表明第二接触孔形成中的轻微高宽比，并且因此蚀刻持续时间和残余物大大地减少。第一ILD层230和第二ILD层260的组合尺寸是接触插塞的最终的高宽比，其大于6.9。

在第二ILD层260中形成第二接触孔263，并且在第二接触孔263内填充第二导电材料270a以形成第二接触插塞270。再次采用用于形成第一接触插塞240的相同的光刻图案化的光刻胶层。由于使用相同的光掩模，因此，第二接触孔263承继第一接触孔233的位置。第二接触孔263穿过第二ILD层260和蚀刻停止层250并且暴露下面的第一接触插塞240。第二导电材料270a填充第二接触孔263以形成第二接触插塞270。第二接触插塞270由钨或钨基合金形成。在一些实施例中，第一材料240a和第二材料270a相同。在化学机械抛光之后，在第二ILD层260上方设置和图案化金属层280以电连接接触插塞240、270。完成了堆叠接触件。

如先前讨论的，由于晶体管中的组件架构，接触插塞具有较高的高宽比(大于6.9)。通常地，在一个蚀刻步骤中形成接触孔。然而，高高宽比意味着蚀刻持续时间长并且残余物分散在接触孔的底部处。当导电材料填充时，接触插塞在端部大大减小，从而产生差的接触。根据本发明，接触插塞的整个长度在第一接触插塞和第二接触插塞之间分派。换句话说，在两个单独的阶段中形成单个接触插塞。第一ILD层的高度限定接触插塞的部分，而第二ILD层限定接触插塞的剩余部分。第一接触插塞和第二接触插塞的组合形成完整的接触插塞。在这方面，由于第一ILD层和第二ILD层分派一个接触插塞的厚度，所以每个接触孔形成中的蚀刻持续时间减小。第一ILD层具有仅能够电隔离栅电极以避免第一接触孔的形成中的高高宽比的厚度。第二ILD层完成接触插塞的整个长度，从而使得保持原始的高宽比，同时在蚀刻工艺中产生的残余物大大减少。也就是说，接触插塞在其整个跨度上的形状是均匀的，并且具有良好的导电性。

本发明的一个方面提供一种制造半导体器件的方法，包括：在半导体衬底上形成多个栅极结构。在栅极结构上沉积第一层间介电层。在每两个紧邻的栅极结构之间的第一层间介电层中形成第一接触插塞。在第一层间介电层上沉积蚀刻停止层。在蚀刻停止层上沉积第二层间介电层。在第二层间介电层中形成与第一接触插塞对准的第二接触插塞。在第二层间介电层和第二接触插塞上面沉积金属层。

在上述方法中，其中，所述第一接触插塞和第二接触插塞具有大于6.9的组合高宽比。

在上述方法中，其中，所述第一接触插塞和所述第二接触插塞具有相同的宽度，并且所述第一接触插塞具有比所述第二接触插塞更长的长度。

在上述方法中，其中，形成所述第一接触插塞还包括：在所述第一层间介电层上设置光掩模；根据所述光掩模图案化所述第一层间介电层以形成第一接触孔；以及在所述第一接触孔中沉积第一导电材料。

在上述方法中，其中，形成所述第一接触插塞还包括：在所述第一层间介电层上设置光掩模；根据所述光掩模图案化所述第一层间介电层以形成第一接触孔；以及在所述第一接触孔中沉积第一导电材料，其中，形成所述第二接触插塞还包括：在所述第二层间介电层上设置所述光掩模；根据所述光掩模图案化所述第二层间介电层以形成第二接触孔；以及在所述第二接触孔中沉积第二导电材料。

在上述方法中，其中，形成所述第一接触插塞还包括：在所述第一层间介电层上设置光掩模；根据所述光掩模图案化所述第一层间介电层以形成第一接触孔；以及在所述第一接触孔中沉积第一导电材料，其中，形成所述第二接触插塞还包括：在所述第二层间介电层上设置所述光掩模；根据所述光掩模图案化所述第二层间介电层以形成第二接触孔；以及在所述第二接触孔中沉积第二导电材料，其中，所述第一导电材料和所述第二导电材料相同。

在上述方法中，其中，形成所述第一接触插塞还包括：在所述第一层间介电层上设置光掩模；根据所述光掩模图案化所述第一层间介电层以形成第一接触孔；以及在所述第一接触孔中沉积第一导电材料，其中，所述第一接触孔暴露所述半导体衬底。

在上述方法中，其中，在所述第一层间介电层中形成所述第一接触插塞还包括：将所述第一层间介电层平坦化至能够使所述栅极结构隔离的高度。

本发明的另一方面提供了一种制造半导体器件的方法，包括：在半导体衬底上形成多个栅极结构。在栅极结构上沉积第一层间介电层。在每两个紧邻的栅极结构之间的第一层间介电层中形成第一接触插塞。在第一层间介电层上沉积蚀刻停止层。在蚀刻停止层上沉积第二层间介电层。在第二层间介电层中形成与第一接触插塞对准的第二接触插塞。第一接触插塞和第二接触插塞具有大于6.9的组合高宽比。在第二层间介电层和第二接触插塞上面沉积金属层。

在上述方法中，其中，所述第一接触插塞和所述第二接触插塞具有相同的宽度，并且所述第一接触插塞具有比所述第二接触插塞更长的长度。

在上述方法中，其中，形成所述第一接触插塞还包括：在所述第一层间介电层上设置光掩模；根据所述光掩模图案化所述第一层间介电层以形成第一接触孔；以及在所述第一接触孔中沉积第一导电材料。

在上述方法中，其中，形成所述第二接触插塞还包括：在所述第二层间介电层上设置光掩模；根据所述光掩模图案化所述第二层间介电层以形成第二接触孔；以及在所述第二接触孔中沉积第二导电材料。

在上述方法中，其中，所述第一导电材料和所述第二导电材料相同。

在上述方法中，其中，形成所述第一接触插塞还包括：在所述第一层间介电层上设置光掩模；根据所述光掩模图案化所述第一层间介电层以形成第一接触孔；以及在所述第一接触孔中沉积第一导电材料，其中，所述第一接触孔暴露所述半导体衬底。

在上述方法中，其中，在所述第一层间介电层中形成所述第一接触插塞还包括：将所述第一层间介电层平坦化至能够使所述栅极结构隔离的高度。

本发明的又另一方面提供了一种半导体器件，包括：半导体衬底、设置在半导体衬底上的多个栅极结构、位于栅极结构和半导体衬底上面的第一层间介电层、设置在每两个紧邻的栅极结构之间的第一接触插塞、设置在第一层间介电层上的蚀刻停止层、位于蚀刻停止层上面的第二层间介电层、设置在第一接触插塞上的第二接触插塞以及位于第二层间介电层和第二接触插塞上面的金属层。第一接触插塞和第二接触插塞具有大于6.9的组合高宽比。

在上述半导体器件中，其中，所述第一接触插塞和所述第二接触插塞具有相同的宽度，并且所述第一接触插塞具有比所述第二接触插塞更长的长度。

在上述半导体器件中，其中，所述第一接触插塞与所述半导体衬底接触。

在上述半导体器件中，其中，所述第一接触插塞和所述第二接触插塞由钨或钨基合金制成。

在上述半导体器件中，其中，所述第一层间介电层具有能够使所述栅极结构隔离的高度。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。