技术编号:7106076
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及半导体器件,尤其涉及一种。背景技术目前,铜互连工艺领域中采用双大马士革结构的介电质膜刻蚀成型工艺通常为VFTL (Via First Trench Last, VFTL)工艺。请参阅图6 (a)、图6 (b),图7,图8所述VFTL工艺包括三段工艺第一段工艺第一接触孔2曝光显影和刻蚀成型工艺;具体地,在所述第一刻蚀阻挡层21上依次沉积第一介电常数薄膜22、介质缓冲层23,以及上覆层24,并曝光、显影光阻 层25,获得所述第一接触孔图案26。第二段...
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