技术编号:7214854
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明一般性涉及半导体器件,更具体涉及形成半导体器件 的导电结构(例如位线)的方法,其能够减少位线的电阻。背景技术采用嵌入式(damascene)工艺的方法已经被广泛用作形 成NAND快闪存储器位线的方法。但是,由于集成水平的提 高,位线的厚度和终检临界尺寸(FICD)减小。因此,产生 诸如位线电阻率急剧增大的问题。问题的原由如下1. 由于集成水平的提高使位线高度下降,因此位线电阻 率增大。2. 由于集成水平的提高使位线的FICD减小,因此位线 电阻率增大...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。