技术编号:7504791
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及一种数字延迟发生装置,它基于多个单元的串联配置,其中各单元具有一个第一输入端、一个第二输入端和一个输出端,第一输入端用于接收单相时钟信号,第二输入端用于接收可延迟的信号,以向其通知一个单元延迟,输出端用于输出如此延迟的信号,各单元包括一个串联连接的晶体管堆,其中各不同的单元还包括另外一些晶体管装置,用于接收旁路控制信号,所述另外的晶体管装置设置得用于使其在旁路控制信号的控制下有效地将一个或多个单元旁路,从而缩短总的量化延迟。这类装置可构成一个环路...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。