专利名称：互补金属氧化物半导体双模环形计数器的制作方法
技术领域：
本发明涉及一种数字延迟发生装置，它基于多个单元的串联配置，其中各单元具有一个第一输入端、一个第二输入端和一个输出端，第一输入端用于接收单相时钟信号，第二输入端用于接收可延迟的信号，以向其通知一个单元延迟，输出端用于输出如此延迟的信号，各单元包括一个串联连接的晶体管堆，其中各不同的单元还包括另外一些晶体管装置，用于接收旁路控制信号，所述另外的晶体管装置设置得用于使其在旁路控制信号的控制下有效地将一个或多个单元旁路，从而缩短总的量化延迟。这类装置可构成一个环路，从而形成一个环形计数器，或更确切地说，一个无正反馈的装置。后一种配置方式会直截了当地产生延迟。这种形式的双模或多模装置，特别是正反馈的那种形式，构成在多个锁相环的基础上形成的频率合成器的重要的和必备的部分。归根结底，电路的性能会确定整个装置所能达到的最高频率。这种装置初期的形式实际上是紧跟射频放大器之后配置的，在各可控制的电路级加上了各种额外的晶体管，与有关晶体管堆的其它晶体管串联连接，还与其并联连接。实际上，实践证明，这些新加的器件将可达到的时钟频率限制在低值范围。在将晶体管堆的高度减到最小之后，设计人员的下一个目标可能是将节点的数目减到最小。
因此，本发明的目的是提出本文首段所述的那种装置，其中晶体管堆的高度较小，而且节点的数目较少，从而可以使电路在输入的时钟频率提高的情况下工作。因此，按照本发明的一个方面，本发明的特征在于，所述多个不同的单元在所述元件串中形成一个邻接的对，所述晶体管装置在各晶体管堆的相对的两侧的有关串联晶体管中受时钟信号控制的各晶体管之上有效地形成相应的晶体管旁路。
日本专利申请公开A55／133 155单独公开了一种分频电路，其中一个单一的单元有一个额外的晶体管，跨接晶体管堆的其中一个晶体管。但此器件并没有对总的分频系数进行数字修正，而只对一个单元的延迟进行模拟修正。因此，早期电路的电子功能与现在的电路有根本的差别。
本发明还涉及一种综合电子电路，并涉及一种配备有根据本发明的装置的便携式电信设备。在当前的技术情况下，极为需要在低功耗下提高这类装置的工作频率。本发明其它有益的各方面将由各从属权利要求说明。
下面参看一些最佳实施例的说明，特别是参看附图更详细地论述本发明的上述和其它各方面及其优点。附图中
图1是一个单片收发机的原理图，其前端部分带有混频器和VCO(压控振荡器)；图2是一个4／5预换算器的方框图；图3A-3C是初期的数字延迟发生装置中使用的三个单元；图4A-4F是新式数字延迟发生装置中使用的三个单元及其真值表；图5是两预换算器式模拟结果的总结；图6A-6D是250兆赫下新旧两装置的模拟结果；图7A-7D是300兆赫下新旧两装置的模拟结果。
图1是射频前端部分24中带有混频器和VCO的一个单片收发机的原理图。这种方案适用于廉价的、电池供电的无线收发机中，例如适用于诸如蜂窝系和无绳电话机、传呼机等之类的便携式通信设备中。图1的原理图中有一个射频前端22+24、一个射频后端26和基带28子系统。天线20接收的信号经LNA(对数窄带放大器)电路22借助于图中所示的一些带通滤波器放大，再用一个或多个混频器加以下变换。混频器的作用是降低频率，有时将频率降到0。传统的混频器的结构是吉尔伯特(Gilbert)单元的形式，该单元的一个输入端口用于输入来自LNA的RF(射频)信号，另一个输入端口接一个可有一个可控的分频器的VCO或本机振荡器，下面将讨论，该频率已调谐到所要求的频率值。视乎所选取的结构而定，LO(本机振荡器)频率可以高于、低于或等于RF输入频率。通常，VCO和混频器的耗电量在毫安范围内，这可由各元件所要求的噪声系数确定。
下面将讨论的本发明的电路形成一个综合电路模块22的一部分，该电路模块可实现便携式通信装置36的收机几乎全部必要的功能，并且可制成一个单一的集成电路组件。电信装置通常从处理级32中的基带级28提取输出信号，将其进一步转换成例如话音和控制信号。方框34为用户接口模块，它包括键盘、显示器、话音I／O(输入／输出)器件和其它可能有的功能元件。方框30是发送功能模块，它接收来自处理模块32的信号，从收到的这些信号构成适用的发送信号。通常，这需要再使用装置的各种其它元件，例如电源和天线。为简明起见，在此不详述这些其它的方面。
图2是4／5预换算器的方框图，其中包括三级S1和单级S2、S3。末级S3的输出端为装置的总输出端，而且还进一步正反馈到第一级S1的输入端。如果没有正反馈，则装置的作用是直接延迟。所有单元与单相外部时钟clk同步。此外，控制输入端40接收控制信号MC。控制信号以未经变换的形式接到单元S2、S3的控制输入端C，又以变换过的形式接到单元S2、S3的控制输入端Cinv。控制信号MC的第一值会以所有单元的正常方式启动所有的单元，从而构成一个除5的除法器。控制信号MC的第二值会以修正过的方式启动单元S2、S3，从而使它们有效地只提供一级延迟。于是构成一个除4的除法器。来自控制输入端40的控制信号MC通过变换电中42不仅以变换过的方式使用，而且也以未经变换的方式使用。单元的数目自然而然是任意的。此外，在图中所示的基础上加上其它的控制元件可使其在工作时进一步修正除法因数。
图3A-3C示出了早期数字延迟发生装置中使用的三个单元。图3A为一个四晶体管堆的最里面的一些晶体管上的时钟信号所控制的标准电路S1。来自前一个单元的输出信号耦合到晶体管堆外的两个晶体管上。两个钟控的晶体管的汇接点构成该单元的输出端。图3B示出单元S2。与单元S1有关的电路旁边加了另一个晶体管，加在高压侧与原晶体管堆串联连接，用于接收控制信号Cinv。此外还加了另一个第二晶体管，与晶体管堆的下部分串联连接，用于接收控制信号C。此另一个第二晶体管与直接由可延迟输入信号In控制的另一个第三晶体管串联连接。这使晶体管的总数增加到7个。
图3C示出单元S3。这里，控制信号C耦合到另一个与四晶体管堆串联连接的晶体管上。控制信号Cinv输入到与四晶体管堆的上部分串联连接的另外第二个晶体管中。另外第三个晶体管以与图3B成镜像的方式加上。鉴于图3B和3C的电路中有7个晶体管和9个节点，因而寄生电容降低了可达到的频率。在个别技术场合，只能达到250兆赫。
图4A-4C示出根据本发明的新式数字延迟发生装置中使用的三个单元。这里，MOS晶体管和节点的最大数目都保持在远少于图3B，3C的相应数目。首先，图4A总的说来对应于图3A，但现在时钟输入端耦合到外晶体管上，待延迟的信号耦合到内晶体管上。图4B，4C的电路，其功能分别与图3B，3C相对应。首先，时钟也是输入至外晶体管对。此外，这里通过将输入各该两电路的控信号限制到只有一个控制信号值同时不输入其互补值，达到了简化的目的。以这种方式，适当的控制信号值会使旁路晶体管永远导通，从而使加到如此旁路的晶体管上的时钟信号变得无关重要。这样，达到了缩短量化延迟的目的。此外，晶体管堆的高度减小到只有四个晶体管那么高，每单元最多的晶体管数减少到五个，且每单元最多的节点数减少到只有六个。这两种措施都可提高可达到的速率。
图4D-4F示出三个经改进的单元的直值表。现在当控制信号C=1时，S2和S3单元的表现完全和单元S1一样。
图5总结了图3和4分别示出的两种预换算器的模拟结果。显而易见，早期形式的装置的正确结果最多只能达到250兆赫。较新式的装置的正确结果高达450兆赫。应该指出的是，这类电路也需要最低输入频率，但此阈值对所有实际应用场合来说是无关重要的。
图6A-6D示出两种形式的装置在250兆赫的模拟结果，图7A-7D示出两种形式的装置在300兆赫的模拟结果。对于各模拟频率，上边的图示出的是单相时钟信号。此外，第二个图示出在图中段从高向低变化的控制信号。第三个图示出传统电路的输出。第四个图示出经改进的电路的输出。显然，两种形式在图6中的结果一模一样，而其差别在图7中一目了然。此外，在450兆赫下，新的形式控技术规范工作。
权利要求
1．一种数字延迟发生装置，它基于多个单元的串联配置，其中各单元具有一个第一输入端、一个第二输入端和一个输出端，第一输入端用于接收单相时钟信号，第二输入端用于接收可延迟的信号，以向其通知一个单元延迟，输出端用于输出如此延迟的信号，各单元包括一个串联连接的晶体管堆，其中各不同的单元还包括另外一些晶体管装置，用于接收旁路控制信号，所述另外的晶体管装置设置得用于使其在旁路控制信号的控制下有效地将一个或多个单元旁路，从而缩短总的量化延迟，其特征在于，所述多个不同的单元在所述元件串中形成一个邻接的对，所述晶体管装置在各晶体管堆的相对的两侧的有关串联晶体管中受时钟信号控制的各晶体管之上有效地形成相应的晶体管旁路。
2．根据权利要求1所述的装置，其特征在于，所述串联配置构成一个环路，从而构成一个环形计数器。
3．根据权利要求1所述的装置，其特征在于，一个所述对的晶体管旁路由有关控制信号的相互变换值控制。
4．根据权利要求1所述的装置，其特征在于，一个所述对的晶体管旁路各仅由一个导电类型与其各自被旁路的晶体管相同的晶体管形成。
5．根据权利要求1所述的装置，其特征在于，一个所述对的各单元只包括五个晶体管和六个节点。
6．根据权利要求1所述的装置，其特征在于，采用互补金属氧化物半导体。
7．一种综合射频接收电路模块，包括一个根据权利要求1所述的装置为基础的射频前端模块，它还向一个由一个射频后端模块和一个基带模块组成的序列馈电。
8．一种便携式电信装置，包括一个根据权利要求7所述的接收电路模块，并且与信号处理装置相互连接，并且还包括与其互相连接的用户接口装置和及信号发送装置。
全文摘要
一种数字延迟发生装置,它基于多个单元的串联配置,其中各单元具有一个第一输入端、一个第二输入端和一个输出端,第一输入端用于接收单相时钟信号,第二输入端用于接收可延迟的信号,以向其通知一个单元延迟,输出端用于输出如此延迟的信号。各单元包括一个串联连接的晶体管堆,各不同的单元还包括另外一些晶体管装置,用于接收旁路控制信号。这些另外的晶体管装置设置得用于使其在旁路控制信号的控制下有效地将一个或多个单元旁路,从而缩短总的量化延迟。特别地,这些多个不同的单元在所述元件串中形成一个邻接的对,所述晶体管装置在各晶体管堆的相对的两侧的有关串联晶体管中受时钟信号控制的各晶体管之上有效地形成相应的晶体管旁路。
文档编号H03K23/52GK1292948SQ99803758
公开日2001年4月25日 申请日期1999年11月3日 优先权日1998年11月13日
发明者王振华 申请人:皇家菲利浦电子有限公司