技术编号:7507144
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明是关于一种延迟闭锁回路(delay locked loop,DLL),特别是关于一种利用外部时钟信号同步内部时钟信号以及用于校正该内部时钟信号的工作循环(duty cycle)的DLL及方法。背景技术 一般说来,一延迟闭锁回路应用于同步半导体存储装置以通过外部时钟信号同步内部时钟信号。在该同步半导体存储装置中,诸如读取操作以及写入操作等数据存取操作是以同步于该外部时钟信号的时钟沿(clock edges)的方式而被执行。由于当该外部时钟信号被输入至该...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。