专利名称：延迟闭锁回路及其控制方法
技术领域：
本发明是关于一种延迟闭锁回路(delay locked loop，DLL)，特别是关于一种利用外部时钟信号同步内部时钟信号以及用于校正该内部时钟信号的工作循环(duty cycle)的DLL及方法。
背景技术：
一般说来，一延迟闭锁回路应用于同步半导体存储装置以通过外部时钟信号同步内部时钟信号。在该同步半导体存储装置中，诸如读取操作以及写入操作等数据存取操作是以同步于该外部时钟信号的时钟沿(clock edges)的方式而被执行。
由于当该外部时钟信号被输入至该同步半导体存储装置时会有一时间延迟，该延迟闭锁回路便被用于通过补偿介于该内部时钟信号与该外部时钟信号之间的该时间延迟以该外部时钟信号同步该内部时钟信号。
然而，在双倍数据速率(double data rate，DDR)的同步半导体存储装置中，该数据存取操作是被执行于该内部时钟信号的上升沿(risingedge)和下降沿(falling edge)上，因此，该内部时钟信号需要具有50％的占空比(duty ratio)。
用于补偿介于该内部时钟信号与该外部时钟信号之间的差异以及用于校正该内部时钟信号的工作循环的该延迟闭锁回路的各种技术在市面上已相当风行了。
图1是揭露一种传统的延迟闭锁回路的方块图，其公开于属于同一申请人且同时在审查当中的2002年12月30日所申请的美国专利第10/331412号、名为”DIGITAL DLL APPARATUS FOR CORRECTING DUTY CYCLEAND METHOD THEREOF”的申请当中。
如图所示，该种传统的延迟闭锁回路包括缓冲器110、延迟线单元120、工作错误控制器130，第一延迟模式单元140、第一直接相位检测器150、第二延迟模式单元160、以及第二直接相位检测器170。
缓冲器110接收外部时钟信号ext_clk并产生第一内部时钟信号，该第一内部时钟信号被激活(activated)于该第一内部时钟信号的一沿，接着该第一内部时钟信号被输入至延迟线单元120。
延迟线单元120接收该第一内部时钟信号，并自第一及第二直接相位检测器150和170接收第一和第二检测信号，延迟线单元120基于该第一及该第二检测信号延迟该第一内部时钟信号，并输出第一延迟内部时钟信号intclk1和第二延迟内部时钟信号intclk2至工作错误控制器130。
详细地来说，延迟线单元120包括第一控制器121、第一延迟线122、第二控制器123、以及第二延迟线124。
为了根据该第一检测信号控制一延迟量，第一控制器121输出第一控制信号至第一延迟线122。
第一延迟线122接收该第一控制信号及该第一内部时钟信号，该第一内部时钟信号是根据延迟线122的该第一控制信号而被延迟，那就是说，第一延迟线122根据该第一控制信号通过延迟该第一内部时钟信号而产生第一延迟内部时钟信号intclk1，第一延迟内部时钟信号intclk1被输出至工作错误控制器130。
为了根据该第二检测信号控制一延迟量，第二控制器123输出第二控制信号至第二延迟线124。
第二延迟线124接收该第二控制信号及该第一内部时钟信号，第二延迟线124基于该第二控制信号延迟该第一内部时钟信号，接着，被延迟的该第一内部时钟信号被反相且被输出为第二延迟内部时钟信号intclk2，第二延迟内部时钟信号intclk2接着被输出至工作错误控制器130。
工作错误控制器130接收第一及第二内部时钟信号intclk1及intclk2，工作错误控制器130通过转移第一及第二工作控制时钟信号int_clk及intclk2’的下降沿至第一及第二工作控制时钟信号int_clk及intclk2’的下降沿的一中段(middle)、以产生一第一工作控制时钟信号int_clk及一第二工作控制时钟信号intclk2’，此处，在如前述般地通过转移其下降沿使得第一及第二工作控制时钟信号int_clk及intclk2’被工作校正之后，它们便具有一50％的占空比，第一及第二工作控制时钟信号int_clk及intclk2’接着会被分别输出至第一及第二延迟模式单元140及160。
工作错误控制器130包括第一相位检测器131、混合器控制器132、第一相位混合器133、以及第二相位混合器134。
第一及第二延迟内部时钟信号intclk1及intclk2会被反相并被输出至第一相位检测器131，第一相位检测器131会比较第一及第二延迟内部时钟信号intclk1及intclk2的下降沿的相位以决定其下降沿中的何者领先另一个，并且接着产生基于该比较结果的一相位检测信号，该相位检测信号接着被输出至混合器控制器132。
混合器控制器132接收该相位检测信号以根据该相位检测信号决定一权重(weight)k，权重k包括第一及第二延迟内部时钟信号intclk1及intclk2的两下降沿之间的一差额，权重k接着被输出至第一及第二相位混合器133和134，权重k包括多个权重信号。
第一相位混合器133接收权重k、第一及第二延迟内部时钟信号intclk1及intclk2，第一相位混合器133将1减去权重k而计算得到一差值，通过将该差值应用于第一延迟内部时钟信号intclk1以及将权重k应用于第二延迟内部时钟信号intclk2，第一相位混合器133便会产生第一工作控制时钟信号int_clk，第一工作控制时钟信号int_clk接着被输出至第一延迟模式单元140。
第二相位混合器134接收权重k、并将1减去权重k而计算得到一差值，第二相位混合器134通过将权重k应用于第一延迟内部时钟信号intclk1以及将该差值应用于第二延迟内部时钟信号intclk2以产生第二工作控制时钟信号intclk2’，第二相位混合器134接着输出第二工作控制时钟信号intclk2’至第二延迟模式单元160。
此处，如前所述，第一及第二工作控制时钟信号int_clk及intclk2’皆是通过转移其下降沿至其下降沿的一中段而产生，而该转移的一方向及一量则由权重k及该差值所决定。
第一延迟模式单元140即接收第一工作控制时钟信号int_clk并估算一延迟量，该延迟量是产生于当外部时钟信号ext_clk通过该种传统的延迟闭锁回路并被输出成为第一及第二工作控制时钟信号int_clk及intclk2’之时，第一延迟模式单元140基于该估算延迟量产生第一补偿时钟信号iclk1，并输出第一补偿时钟信号iclk1至第一直接相位检测器150。
第一直接相位检测器150接收外部时钟信号ext_clk并通过比较外部时钟信号ext_clk和第一补偿时钟信号iclk1以产生该第一检测信号，第一直接相位检测器150输出该第一检测信号至延迟线单元120。
第二延迟模式单元160接收第二工作控制时钟信号intclk2’并估算一延迟量，该延迟量是产生于当第二工作控制时钟信号intclk2’行进至一数据输入/输出接脚(DQ pin)，第二延迟模式单元160基于该估算延迟量产生第二补偿时钟信号iclk2，并输出第二补偿时钟信号iclk2至第二直接相位检测器170。
第二直接相位检测器170接收外部时钟信号ext_clk并通过比较外部时钟信号ext_clk和第二补偿时钟信号iclk2以产生该第二检测信号，第二直接相位检测器170输出该第二检测信号至延迟线单元120。
该传统的DLL包括了两个相位混合器、两个延迟模式单元、以及连接于两条延迟线的两个直接相位检测器。
然而，该半导体存储装置中每个该相位混合器、该延迟模式单元、以及该相位检测器皆具有较大的尺寸且在半导体存储装置中消耗大量的功率，因此，该传统的DLL不适用于一小尺寸及低功率消耗的半导体存储装置。
此外，不管制造程序、温度和电压，该两个相位混合器其中之一、该两个延迟模式单元其中之一、以及该两个直接相位检测器其中之一皆应分别具有与另一个相位混合器、另一个延迟模式单元、以及另一个直接相位检测器相同的延迟量，然而，由于该两个相位混合器、该两个延迟模式单元、以及该两个直接相位检测器是位于不同区域，因此很难使得彼此的延迟量互相匹配。
发明内容
因此，本发明的目的是提供一种延迟闭锁回路，其消耗较低的功率及具有较小的尺寸。
根据本发明的一个方面，提供一种能够校正占空比的延迟闭锁回路(DLL)，包括时钟缓冲器，接收外部时钟信号及反相外部时钟信号，藉以产生上升沿时钟信号；延迟单元，基于第一比较信号延迟该上升沿时钟信号，以产生第一内部时钟信号、第二内部时钟信号、第一延迟闭锁信号、以及第二延迟闭锁信号；工作校正单元，接收该第一及该第二内部时钟信号和该第一及该第二延迟闭锁信号，以产生一混合时钟信号；延迟模式单元，将该混合时钟信号延迟，以产生反馈时钟信号；以及第一相位检测器，接收该外部时钟信号及该反馈时钟信号，以产生该第一比较信号。
根据本发明的另一方面，提供一种于延迟闭锁回路中校正时钟信号的占空比的方法，包括下列步骤启始该延迟闭锁回路并使能第一延迟线，以产生第一内部时钟信号，该延迟闭锁回路包括以串联方式连接、用以接收外部时钟信号的该第一延迟线以及第二延迟线；使得该第一内部时钟信号通过反馈回路以产生反馈时钟信号，并将该反馈时钟信号与该外部时钟信号进行比较，直到该反馈时钟信号与该外部时钟信号的上升沿同步为止；当该反馈时钟信号与该外部时钟信号的上升沿同步时，使能该第二延迟线以产生第二内部时钟信号；使得该第一内部时钟信号通过该反馈回路以产生该反馈时钟信号，并将该反馈时钟信号与该外部时钟信号进行比较，直到该反馈时钟信号与该外部时钟信号的上升沿同步为止；以及当该反馈时钟信号与该外部时钟信号的上升沿同步时，使能该第一延迟线。
本发明的其他目标以及特征通过下面结合附图的详细说明可以更清楚图1表示一传统的延迟闭锁回路的方块图；图2表示本发明一第一实施例的延迟闭锁回路的方块图；图3表示图2的延迟闭锁回路的操作的流程图；图4表示时钟信号的相位的波形图；图5表示一工作校正操作的波形图；图6表示图2的权重控制器的电路图；图7表示图2的相位混合器的电路图；图8表示图2的单元相位混合器的电路图；以及图9表示本发明第二实施例的延迟闭锁回路的方块图。
具体实施例方式
以下将通过参考所附图示以详细说明根据本发明的用于半导体存储装置中的延迟闭锁回路(DLL)。
图2是为本发明一第一实施例的延迟闭锁回路的方块图。
如图所示，延迟闭锁回路包括第一时钟缓冲器310、延迟线单元320、控制单元330、延迟模式单元340、第一相位检测器350、以及第二时钟缓冲器360。
第一时钟缓冲器310接收一外部时钟信号CLK以及其反相信号；亦即一外部时钟限制(bar)信号CLKB，并通过缓冲外部时钟信号CLK以及外部时钟限制信号CLKB以输出一上升沿时钟信号rclk。
延迟线单元320接收上升沿时钟信号rclk以及第一比较信号pd1以输出第一内部时钟信号intclk1、第二内部时钟信号intclk2、第一延迟闭锁信号1st_lock、以及一第二延迟闭锁信号2nd_lock。
延迟线单元320包括第一延迟线322、第二延迟线323、延迟线控制器321、以及闭锁检测器324。
延迟线控制器321接收第一比较信号pd1、第一及第二延迟闭锁信号1st_lock及2nd_lock，以产生第一延迟线控制信号ctr1以及第二延迟线控制信号ctr2，第一及第二延迟线控制信号ctr1及ctr2是分别用于控制第一及第二延迟线322及323的延迟量。
第一延迟线322接收上升沿时钟信号rclk，并通过将上升沿时钟信号rclk延迟根据第一延迟线控制信号ctr1的第一预定延迟时间，而产生第一内部时钟信号intclk1。
第一内部时钟信号intclk1被输入至工作反相器IN1并被工作反相器IN1所反相，第二延迟线323接收源自于工作反相器IN1的被反相的第一内部时钟信号intclk1，并根据第二延迟线控制信号ctr2通过将该反相信号延迟第二预定延迟时间，而藉此产生第二内部时钟信号intclk2。
闭锁检测器324接收第一比较信号pd1以决定第一及第二内部时钟信号intclk1及intclk2是否被延迟闭锁，以产生第一及第二延迟闭锁信号1st_lock及2nd_lock。
控制单元330接收源自于延迟线单元320的第一及第二内部时钟信号intclk1及intclk2、以及第一及第二延迟闭锁信号1st_lock及2nd_lock，并通过混合第一及第二内部时钟信号intclk1及intclk2的相位，以产生一混合时钟信号mix_clk，此处，控制单元330是比较第一内部时钟信号intclk1的相位和第二内部时钟信号intclk2的相位，并基于该比较结果将权重1-K以及K分别应用于第一及第二内部时钟信号intclk1及intclk2，以校正第一及第二内部时钟信号intclk1及intclk2的工作。
控制单元330包括相位混合器333、权重控制器332、以及第二相位检测器331。
第二相位检测器331接收第一及第二内部时钟信号intclk1及intclk2的反相信号，并决定被接收的两个信号中何者的相位领先另一个，藉此产生第二比较信号pd2。
权重控制器332基于第一及第二延迟闭锁信号1st_lock及2nd_lock以及第二比较信号pd2而控制权重1-K及K，此处，权重K是大于等于0且小于等于1。
延迟模式单元340接收源自于控制单元330的混合时钟信号mix_clk，并将混合时钟信号mix_clk延迟第三预定延迟时间，以输出该延迟信号使其成为一反馈时钟信号fbclk，此处，该第三预定延迟时间是与当外部时钟信号CLK通过该DLL时所需的一延迟时间相同。
第一相位检测器350接收外部时钟信号CLK以及反馈时钟信号fbclk，并比较外部时钟信号CLK和反馈时钟信号fbclk的相位，以产生第一比较信号pd1。
第二时钟缓冲器360接收并缓冲混合时钟信号mix_clk，以输出该缓冲信号使其成为一延迟闭锁时钟信号DLL_clk。
图3是为图2的延迟闭锁回路的操作的流程图。
当该DLL启动时，第一及第二延迟闭锁信号1st_lock及2nd_lock二者皆为逻辑低电平，在步骤401中权重控制器将权重K设为0，由于权重为0，相位混合器333只接收第一延迟内部时钟信号intclk1，以输出该接收信号使其成为混合时钟信号mix_clk，延迟线控制器321只控制第一延迟线322。
接着，第一相位检测器350比较外部时钟信号CLK和反馈时钟信号fbclk的相位，并在步骤402中决定外部时钟信号CLK和反馈时钟信号fbclk的上升沿是否同步。
如果外部时钟信号CLK和反馈时钟信号fbclk的上升沿不同步，延迟线控制器321便会调整第一延迟线322的一延迟量，直到外部时钟信号CLK和反馈时钟信号fbclk的上升沿同步为止，如步骤403所示。
接着，如果外部时钟信号CLK和反馈时钟信号fbclk的上升沿同相位；亦即，如果第一内部时钟信号intclk1被延迟闭锁，闭锁检测器324便会将第一延迟闭锁信号1st_lock设定为高电平，如步骤404所示，在步骤404中，权重控制器332会将该权重设为1，因此，相位混合器333只会接收第二内部时钟信号intclk2，以将该接收信号作为混合时钟信号mix_clk而输出，此处，延迟线控制器321只控制第二延迟线323，。
接着，在步骤405中，第一相位检测器350比较外部时钟信号CLK和反馈时钟信号fbclk的相位，以找出外部时钟信号CLK和反馈时钟信号fbclk的上升沿是否同步。
如果外部时钟信号CLK和反馈时钟信号fbclk的上升沿不同相位，延迟线控制器321便会调整第二延迟线323的一延迟量，直到外部时钟信号CLK和反馈时钟信号fbclk的上升沿同相位为止，如步骤406所示。
之后，在步骤407中，当外部时钟信号CLK和反馈时钟信号fbclk的上升沿同相位时；亦即，如果第二内部时钟信号intclk2被延迟闭锁，闭锁检测器324便会将第二延迟闭锁信号2nd_lock设定为高电平，此处，延迟线控制器321只通过使用第一延迟线控制信号ctr1而控制第一延迟线322，并且不会调整第二延迟线323的一延迟量。
由于第二延迟线323是使用第一延迟线322所输出的第一内部时钟信号intclk1的一反相信号以产生第二内部时钟信号intclk2，因此第二内部时钟信号intclk2的相位便可在第一内部时钟信号intclk1及第二内部时钟信号intclk2的上升沿同相位的状况下、通过控制第一延迟线322而被调整，此处，由于第一及第二内部时钟信号intclk1及intclk2的相位皆与外部时钟信号CLK的相位相同，因此第一及第二内部时钟信号intclk1及intclk2的相位是相同。
图4是为外部时钟信号CLK、第一及第二内部时钟信号intclk1及intclk2在步骤404中所具有相位的波形图。
当第一内部时钟信号intclk1被延迟闭锁、且第二内部时钟信号intclk1的一延迟量开始被调整时，第一及第二内部时钟信号intclk1及intclk2的相位便会相反，这是因为第二延迟线323接收了第一内部时钟信号intclk1的一反相信号。
此处，通过将第二内部时钟信号intclk2延迟tCK/2的延迟量，可以使得第二内部时钟信号intclk2获得延迟闭锁，此处，tCK是外部时钟信号CLK的时钟周期，因此，第二延迟线323具有多个单元延迟，每个单元延迟具有tCK/2的延迟量。
图5是为延迟闭锁第一及第二内部时钟信号intclk1及intclk2之后所执行的工作校正操作的波形图。
延迟线控制器321控制第一及第二延迟线322及323，并且权重控制器322是基于第二比较信号pd2、第一延迟闭锁信号1st_lock以及第二延迟闭锁信号2nd_lock而决定权重K。
第二相位检测器331决定第一及第二内部时钟信号intclk1及intclk2中何者的下降沿领先另一个，如果第一内部时钟信号intclk1的下降沿领先第二内部时钟信号intclk2的下降沿，该第二比较信号便会变成逻辑高电平，另一方面，如果第二内部时钟信号intclk2的下降沿领先第一内部时钟信号intclk1的下降沿，第二比较信号pd2便会变成逻辑低电平。
当第一及第二延迟闭锁信号1st_lock及2nd_lock皆为逻辑高电平，权重控制器332最后便会基于第二比较信号pd2而决定权重K。
此处，当第一及第二延迟闭锁信号1st_lock及2nd_lock皆为逻辑高电平；亦即，当第一及第二延迟闭锁信号1st_lock及2nd_lock被延迟闭锁时，第一及第二延迟闭锁信号1st_lock及2nd_lock的上升沿被同步，但其下降沿并未被同步而具有外部时钟信号CLK所具有的一工作错误的一时间差。
之后，相位混合器333于第一及第二内部时钟信号intclk1及intclk2上执行一相位混合操作，以产生混合时钟信号mix_clk，由于第一及第二内部时钟信号intclk1及intclk2的上升沿是同步，混合时钟信号mix_clk的上升沿便同步于第一及第二内部时钟信号intclk1及intclk2的上升沿。
然而，第一及第二内部时钟信号intclk1及intclk2的下降沿并未同步，因此，为了产生具有50％占空比的混合时钟信号mix_clk，通过执行该相位混合操作应该会在第一及第二内部时钟信号intclk1及intclk2的下降沿之间发现一中段相位(middle phase)，图5所示的标号Δ代表一工作变化，其是产生于当外部时钟信号CLK通过第一及第二延迟线322及323之时。
一般来说，为了找出位于两个信号的上升沿或下降沿之间的一中段相位，一相位混合器会将一较大的权重应用于两个信号中具有一领先相位的一个。
那就是说，当第一及第二延迟闭锁信号1st_lock及2nd_lock皆为逻辑高电平时，权重控制器332便会基于第二比较信号pd2、而将一较大的权重应用于第一及第二内部时钟信号intclk1及intclk2中具有一领先相位的一个。
第二相位检测器是比较第一及第二内部时钟信号intclk1及intclk2的两个下降缘，以决定该两个下降缘中何者的下降缘领先另一个，并基于该比较结果产生第二比较信号pd2。
图6是为权重控制器332的电路图。
如图所示，权重控制器332接收第二比较信号pd2、第一延迟闭锁信号1st_lock、以及第二延迟闭锁信号2nd_lock，以产生一第一选择信号sel_1、一第二选择信号sel_2、一第一选择限制信号sel_1b、以及一第二选择限制信号sel_2b，此处，第一及第二选择信号sel_1及sel_2、以及第一及第二选择限制信号sel_1b及sel_2b是为逻辑高电平或逻辑低电平，皆是根据第二比较信号pd2、以及第一及第二延迟闭锁信号1st_lock及2nd_lock的逻辑状态而定。
权重K是由第一及第二选择信号sel_1及sel_2、以及第一及第二选择限制信号sel_1b及sel_2b的逻辑状态而被决定。
举例来说，如果第一及第二选择信号sel_1及sel_2是位于逻辑高电平，而第一及第二选择限制信号sel_1b及sel_2b是位于逻辑低电平，则权重K便被设为0。
有关权重控制器332的操作请参阅图3至图7以进行说明。
在一第一例I中，在一启始状态时，当第一及第二延迟闭锁信号1st_lock及2nd_lock位于逻辑低电平，第一及第二选择信号sel_1及sel_2是位于逻辑高电平，而第一及第二选择限制信号sel_1b及sel_2b则位于逻辑低电平，在这种情况下，权重控制器332会根据第一及第二选择信号sel_1及sel_2、以及第一及第二选择限制信号sel_1b及sel_2b的逻辑状态而将权重K设为0。
在一第二例II中，当第一延迟闭锁信号1st_lock位于逻辑高电平且第二延迟闭锁信号2nd_lock位于逻辑低电平时，第一及第二选择信号sel_1及sel_2会位于逻辑低电平，而第一及第二选择限制信号sel_1b及sel_2b会位于逻辑高电平，在这种情况下，权重控制器332会根据第一及第二选择信号sel_1及sel_2、以及第一及第二选择限制信号sel_1b及sel_2b的逻辑状态而将权重K设为1。
在一第三例III中，当第一及第二延迟闭锁信号1st_lock及2nd_lock皆位于逻辑高电平；亦即，当第一及第二内部时钟信号intclk1及intclk2的上升沿同步时，权重K便由第二比较信号pd2的逻辑状态所决定。
在这种情况下，如果第二比较信号pd2位于逻辑高电平；亦即，如果第一内部时钟信号intclk1的下降沿领先第二内部时钟信号intclk2的下降沿，第一选择信号sel_1及第二选择限制信号sel_2b便位于逻辑低电平，且第二选择信号sel_2及第一选择限制信号sel_1b则是位于逻辑高电平，因此，权重控制器332会根据第一及第二选择信号sel_1及sel_2、以及第一及第二选择限制信号sel_1b及sel_2b的逻辑状态而将权重K设为1/3。
另一方面，如果第二比较信号pd2位于逻辑低电平；亦即，如果第一内部时钟信号intclk1的下降沿落后第二内部时钟信号intclk2的下降沿，第一选择信号sel_1及第二选择限制信号sel_2b便位于逻辑高电平，且第二选择信号sel_2及第一选择限制信号sel_1b则是位于逻辑低电平，因此，权重控制器332会根据第一及第二选择信号sel_1及sel_2、以及第一及第二选择限制信号sel_1b及sel_2b的逻辑状态而将权重K设为2/3。
表格1
表格1简明地显示上述权重控制器332的操作。
图7是为图2的相位混合器333的电路图。
如图所示，相位混合器333包括一第一相位选择器810、一第二相位选择器820、以及一输出控制器830。
第一及第二内部时钟信号intclk1及intclk2分别被输入至第一及第二相位选择器810及820，第一及第二相位选择器810及820皆分别包括多个相位混合器811至813及821至823，此处，第一及第二相位选择器810及820所分别包含的单元相位混合器的数目可以大于3，以便于更为精细地调整权重K。
每个单元相位混合器811、812、822、及823皆接收第二选择信号sel_2以及第二选择限制信号sel_2b；每个单元相位混合器813及821则皆接收接收第一选择信号sel_1以及第一选择限制信号sel_1b。
当第一及第二内部时钟信号intclk1及intclk2的上升沿同步、且第一内部时钟信号intclk1的下降沿落后第二内部时钟信号intclk2的下降沿时，第一选择信号sel_1以及第二选择限制信号sel_2b是位于逻辑高电平，而第二选择信号sel_2以及第一选择限制信号sel_1b则位于逻辑低电平，因此，单元相位混合器813、822、以及823便被使能，在此时刻，单元相位混合器813、822、以及823是以反相器的方式操作，接着，1/3的权重便会被应用至第一内部时钟信号intclk1而一2/3的权重则会被应用至第二内部时钟信号intclk2。
那就是说，由于第二内部时钟信号intclk2的下降沿领先第一内部时钟信号intclk1的下降沿，因此第二相位选择器820所具有被使能的单元相位混合器较第一相位选择器810所具有被使能的单元相位混合器来得更多，藉此相较于第一内部时钟信号intclk1、可应用一较大的权重于第二内部时钟信号intclk2之上，因此，便可于第一及第二内部时钟信号intclk1及intclk2的下降沿之间发现一中段相位。
在此同时，通过控制单元相位混合器811至813、以及821至823中每个所包含的一晶体管的尺寸，可以产生接近0.5的权重。
当半导体存储装置为了减少功率的消耗而处于电缘关闭模式时，输出控制器830会基于一电源关闭模式信号pwrdn而停止输出混合时钟信号mix_clk，此处，当半导体存储装置处于电源关闭模式时，电源关闭模式信号pwrdn会比启动成为逻辑高电平。
图8是为单元相位混合器811至813、以及821至823的电路图。
如图所示，每个单元相位混合器811至813、以及821至823中皆包括一第一及一第二p-通道金氧半(PMOS)晶体管P1及P2，亦包括一第一及一第二n-通道金氧半(NMOS)晶体管N1及N2。
第一PMOS晶体管P1是连接于一电源供应电压VDD以及第二PMOS晶体管P2之间，第一PMOS晶体管P1的栅极接收第一及第二内部时钟信号intclk1及intclk2的其中之一。
第二PMOS晶体管P2是连接于第一PMOS晶体管P1以及第二NMOS晶体管N2之间，第二PMOS晶体管P2的栅极接收第一及第二选择信号sel_1及sel_2、以及第一及第二选择限制信号sel_1b及sel_2b的其中之一。
第一NMOS晶体管N1是连接于第二NMOS晶体管N2和一接地电压VSS之间，第一NMOS晶体管N1的栅极接收第一及第二内部时钟信号intclk1及intclk2的其中之一。
第二NMOS晶体管N2是连接于第二PMOS晶体管P2以及第一NMOS晶体管N1之间，第二NMOS晶体管N2的栅极接收第一及第二选择信号sel_1及sel_2、以及第一及第二选择限制信号sel_1b及sel_2b的其中之一。
图9是为本发明一第二实施例的延迟闭锁回路的方块图。
如图所示，本发明第二实施例的DLL包括一第一时钟缓冲器1010、一延迟线单元1020、一控制单元1030、一延迟模式单元1040、一第一相位检测器1050、以及一第二时钟缓冲器1060。
第一时钟缓冲器1010接收一外部时钟信号CLK及其反相信号---即一外部时钟限制信号CLKB---，以通过缓冲外部时钟信号CLK及外部时钟限制信号CLKB而输出一上升沿时钟信号rclk1。
延迟线单元1020接收上升沿时钟信号rclk1及rclk2、以及一第一比较信号pd1，以输出一第一内部信号intclk1、一第二内部信号intclk2、一第一延迟闭锁信号1st_lock、以及一第二延迟闭锁信号2nd_lock。
延迟线单元1020包括一第一延迟线1022、一第二延迟线1023、一延迟线控制器1021、以及一闭锁检测器1024。
延迟线控制器1021接收第一比较信号pd1、以及第一及第二延迟闭锁信号1st_lock及2nd_lock，以产生一第一延迟线控制信号ctr1以及一第二延迟线控制信号ctr2，第一延迟线控制信号ctr1以及第二延迟线控制信号ctr2是分别用以控制第一及第二延迟线1022及1023的延迟量。
第一延迟线1022是接收上升沿时钟信号rclk1，并根据第一延迟线控制信号ctr1、通过将上升沿时钟信号rclk1延迟一第一预定延迟时间而产生第一内部时钟信号intclk1。
第一内部时钟信号intclk1被输入一工作反相器IN1并被工作反相器IN1所反相，第二延迟线1023是接收源自于工作反相器IN1的被反相的第一内部时钟信号intclk1，并根据第二延迟线控制信号ctr2、通过将被反相的第一内部时钟信号intclk1延迟一第二预定延迟时间，而产生第二内部时钟信号intclk2。
闭锁检测器1024接收第一比较信号pd1以决定第一及第二内部时钟信号intclk1及intclk2是否被延迟闭锁，藉以产生第一及第二延迟闭锁信号1st_lock及2nd_lock。
控制单元1030接收源自于延迟线单元1020的第一及第二内部时钟信号intclk1及intclk2以及第一及第二延迟闭锁信号1st_lock及2nd_lock，通过混合第一及第二内部时钟信号intclk1及intclk2的相位而产生一混合时钟信号mix_clk，此处，控制单元1030是比较第一内部时钟信号intclk1的相位以及第二内部时钟信号intclk2的相位，并基于该比较结果将权重1-K以及K分别应用于第一及第二内部时钟信号intclk1及intclk2，以校正第一及第二内部时钟信号intclk1及intclk2的工作。
控制单元1030包括一相位混合器1033、一权重控制器1032、以及一第二相位检测器1031。
第二相位检测器1031接收第一及第二内部时钟信号intclk1及intclk2的反相信号，并决定第一及第二内部时钟信号intclk1及intclk2中何者的相位领先另一个，以产生一第二比较信号pd2。
权重控制器1032基于第一及第二延迟闭锁信号1st_lock及2nd_lock以及第二比较信号pd2而控制权重1-K及K，此处，权重K是大于或等于0且小于或等于1。
延迟模式单元1040接收源自于控制单元1030的混合时钟信号mix_clk，并将混合时钟信号mix_clk延迟一第三预定延迟时间，以输出该延迟信号使其成为一反馈时钟信号fbclk，此处，该第三预定延迟时间是与当外部时钟信号CLK通过该DLL时所需的一延迟时间相同。
第一相位检测器1050接收上升沿时钟信号rclk1以及反馈时钟信号fbclk，并比较上升沿时钟信号rclk1和反馈时钟信号fbclk的相位，以产生第一比较信号pd1。
第二时钟缓冲器1060接收并缓冲混合时钟信号mix_clk，以输出该缓冲信号使其成为一延迟闭锁时钟信号DLL_clk。
与图2所示的DLL做比较，于图9所示的DLL的第1相位检测器350接收上升线时钟信号rclk而不是外部时钟信号CLK，因此，第1时钟缓冲器1010应考虑去设计第1相位检测器1050，及第1时钟缓冲器1010的延迟量是为熟习此技艺者所知。
如上所述，本发明的DLL可以减少延迟模式单元、相位检测器、以及相位混合器的使用数量，因此，本发明的DLL能够减少功率损耗，且DLL的尺寸亦能够减小，而网路晶粒(net die)的数量可能会增加。
此外，由于传统的DLL中包含了将相位混合器的输出信号反馈至延迟模式的两条反馈线，因此两个反馈线之间会产生一延迟量差额，是故，由于该延迟量差额的关系在校正一时钟信号的一占空比之时很容易发生错误，然而，本发明的DLL是使用将一相位混合器的一输出信号反馈至一延迟线的单一反馈线，因此，本发明的DLL能够更为精确地校正占空比。
本发明包含了于2003年11月20日对韩国专利局所提出申请的韩国申请第2003-82570号发明件的主要内容，其全部内容皆附加于此处而作为参考之用。
即使本发明发明是以以上的较佳实施例来作说明，然而对于熟习本项技术者来说，本发明仍不限于这些实施例和使用方法，尤有甚者，凡依本发明所附权利要求所做的均等变化及修饰，皆为本发明权利要求所涵盖。
本发明摘要附图元件代表符号简单说明310 第一时钟缓冲器320 延迟线单元321 延迟线控制器322 第一延迟线323 第二延迟线324 闭锁检测器330 工作错误控制单元331 第二相位检测器332 权重控制器333 相位混合器340 延迟模式单元350 第一相位检测器360 第二时钟缓冲器intclk1 第一延迟内部时钟信号intclk2 第二延迟内部时钟信号CLK 外部时钟信号CLKB 外部时钟限制信号rclk 上升沿时钟信号pd1 第一比较信号pd2 第二比较信号1st_lock 第一延迟闭锁信号2nd_lock 第二延迟闭锁信号
ctr1 第一延迟线控制信号ctr2 第二延迟线控制信号mix_clk 混合时钟信号1-K 第一权重K第二权重Fbclk反馈时钟信号DLL_clk 延迟闭锁时钟信号INI 工作反相器图示符号说明110 缓冲器120 延迟线单元121 第一控制器122 第一延迟线123 第二控制器124 第二延迟线130 工作错误控制器131 第一相位检测器132 混合器控制器133 第一相位混合器134 第二相位混合器140 第一延迟模式单元150 第一直接相位检测器160 第二延迟模式单元170 第二直接相位检测器
310第一时钟缓冲器320延迟线单元321延迟线控制器322第一延迟线323第二延迟线324闭锁检测器330控制单元331第二相位检测器332权重控制器333相位混合器340延迟模式单元350第一相位检测器360第二时钟缓冲器810第一相位选择器811相位混合器812相位混合器813相位混合器820第二相位选择器821相位混合器822相位混合器823相位混合器830输出控制器1010 第一时钟缓冲器1020 延迟线单元
1021延迟线控制器1022第一延迟线1023第二延迟线1024闭锁检测器1030控制单元1031第二相位检测器1032权重控制器1033相位混合器1040延迟模式单元1050第一相位检测器1060第二时钟缓冲器ext_clk 外部时钟信号intclk1 第一延迟内部时钟信号intclk2 第二延迟内部时钟信号int_clk 第一工作控制时钟信号intclk2’第二工作控制时钟信号iclk1 第一补偿时钟信号iclk2 第二补偿时钟信号CLK 外部时钟信号CLKB外部时钟限制信号rclk上升沿时钟信号pd1 第一比较信号pd2 第二比较信号1st_lock第一延迟闭锁信号
2nd_lock第二延迟闭锁信号ctr1第一延迟线控制信号ctr2第二延迟线控制信号mix_clk 混合时钟信号K 权重1-K 权重fbclk 反馈时钟信号DLL_clk 延迟闭锁时钟信号sel_1 第一选择信号sel_2 第二选择信号sel_1b 第一选择限制信号sel_2b 第二选择限制信号P1 第一p-通道金氧半晶体管P2 第二p-通道金氧半晶体管N1 第一n-通道金氧半晶体管)N2 第二n-通道金氧半晶体管VDD 电源供应电压VSS 接地电压TCK 时钟周期Δ 工作变化Pwrdn 电源关闭模式信号
权利要求
1.一种用于校正时钟信号的占空比的延迟闭锁回路，包括时钟缓冲器，接收外部时钟信号及反相外部时钟信号，以通过缓冲该外部时钟信号及该反相外部时钟信号产生上升沿时钟信号；延迟装置，基于第一比较信号延迟该上升沿时钟信号，以产生第一内部时钟信号、第二内部时钟信号、第一延迟闭锁信号、以及第二延迟闭锁信号；工作校正装置，接收该第一及该第二内部时钟信号和该第一及该第二延迟闭锁信号，以产生一混合时钟信号，该混合时钟信号是通过混合该第一及该第二内部时钟信号的相位、并分别应用第一权重及第二权重至该第一及该第二内部时钟信号而获得工作校正；延迟模式单元，将该混合时钟信号延迟一预定延迟时间，以产生反馈时钟信号；以及第一相位检测器，接收该外部时钟信号及该反馈时钟信号，以通过比较该外部时钟信号及该反馈时钟信号的相位产生该第一比较信号。
2.如权利要求1所述的延迟闭锁回路，其中该延迟装置包括延迟线控制器，接收该第一比较信号和该第一及该第二延迟闭锁信号，以产生第一延迟线控制信号及第二延迟线控制信号；第一延迟线，接收该上升沿时钟信号，并基于该第一延迟线控制信号延迟该上升沿时钟信号，以产生该第一内部时钟信号；第二延迟线，接收该第一内部时钟信号的反相信号，并基于该第二延迟线控制信号延迟该反相信号，以产生该第二内部时钟信号；以及闭锁检测器，接收该第一比较信号，并基于该第一比较信号决定该第一及该第二延迟线是否被延迟闭锁，以产生该第一及该第二延迟闭锁信号。
3.如权利要求2所述的延迟闭锁回路，其中该工作校正装置包括第二相位检测器，接收该第一及该第二内部时钟信号的反相信号，并决定被接收的该信号中哪个的下降沿领先另一个，以产生第二比较信号；权重控制器，接收该第二比较信号和该第一及该第二延迟闭锁信号，以产生一权重值；以及相位混合器，接收该第一及该第二内部时钟信号，通过混合相位、将该权重值应用至该第二内部时钟信号以及将第二权重值应用至该第一内部时钟信号，以产生该混合时钟信号，其中该第二权重值是为从1减去该权重值的一值。
4.如权利要求3所述的延迟闭锁回路，其中该权重值包括第一选择信号、第二选择信号、第一选择限制信号、以及第二选择限制信号。
5.如权利要求4所述的延迟闭锁回路，其中当该第一及该第二延迟闭锁信号位于第一逻辑电平时，该权重控制器使得该第一及该第二选择信号位于第二逻辑电平，并使得该第一及该第二选择限制信号位于第一逻辑电平。
6.如权利要求4所述的延迟闭锁回路，其中当该第一延迟闭锁信号位于第二逻辑电平且该第二延迟闭锁信号位于第一逻辑电平时，该权重控制器使得该第一及该第二选择信号位于第一逻辑电平，并使得该第一及该第二选择限制信号位于第二逻辑电平。
7.如权利要求4所述的延迟闭锁回路，其中当该第一及该第二延迟闭锁信号以及该第二比较信号位于第二逻辑电平时，该权重控制器使得该第一选择信号及该第二选择限制信号位于第一逻辑电平，并使得该第一选择限制及该第二选择信号位于第一逻辑电平。
8.如权利要求4所述的延迟闭锁回路，其中当该第一及该第二延迟闭锁信号位于第二逻辑电平并且该第二比较信号位于第一逻辑电平时，该权重控制器使得该第一选择信号及该第二选择限制信号位于第二逻辑电平，并使得该第一选择限制信号及该第二选择信号位于第一逻辑电平。
9.如权利要求4所述的延迟闭锁回路，其中该相位混合器包括第一相位选择器，基于该第一及该第二选择信号和该第一及该第二选择限制信号校正该第一内部时钟信号的相位；以及第二相位选择器，基于该第一及该第二选择信号和该第一及该第二选择限制信号校正该第二内部时钟信号的一相位。
10.如权利要求9所述的延迟闭锁回路，其中该第一相位选择器包括多个单元相位混合器，每个该单元相位混合器接收该第一及该第二选择信号或该第一及该第二选择限制信号。
11.如权利要求10所述的延迟闭锁回路，其中该多个单元相位混合器中的每个包括第一PMOS晶体管，其源极及栅极分别连接于一电源供应电压以及该第一及该第二内部时钟信号其中之一；第二PMOS晶体管，其源极及栅极分别连接于该第一PMOS晶体管的漏极以及该第一及第二选择信号和该第一及该第二选择限制信号其中之第一NMOS晶体管，其源极及栅极分别连接于一接地电压以及该第一及该第二内部时钟信号其中之一；以及第二NMOS晶体管，其漏极及栅极分别连接于该第二PMOS晶体管的漏极以及该第一及第二选择信号和该第一及该第二选择限制信号其中之
12.一种用于校正时钟信号的占空比的延迟闭锁回路，包括时钟缓冲器，接收外部时钟信号及反相外部时钟信号，以通过缓冲该外部时钟信号及该反相外部时钟信号产生上升沿时钟信号；延迟装置，基于第一比较信号延迟该上升沿时钟信号，以产生第一内部时钟信号、第二内部时钟信号、第一延迟闭锁信号、以及第二延迟闭锁信号；工作校正装置，接收该第一及该第二内部时钟信号和该第一及该第二延迟闭锁信号，以产生一混合时钟信号，该混合时钟信号是通过混合该第一及该第二内部时钟信号的相位、并分别应用第一权重及第二权重至该第一及该第二内部时钟信号而获得工作校正；延迟模式单元，将该混合时钟信号延迟一预定延迟时间，以产生一反馈时钟信号；以及第一相位检测器，接收该上升沿时钟信号及该反馈时钟信号，以通过比较该上升沿时钟信号及该反馈时钟信号的相位产生该第一比较信号。
13.如权利要求12所述的延迟闭锁回路，其中该延迟装置包括延迟线控制器，接收该第一比较信号和该第一及该第二延迟闭锁信号，以产生第一延迟线控制信号及第二延迟线控制信号；第一延迟线，接收该上升沿时钟信号，并基于该第一延迟线控制信号延迟该上升沿时钟信号，以产生该第一内部时钟信号；第二延迟线，接收该第一内部时钟信号的反相信号，并基于该第二延迟线控制信号延迟该反相信号，以产生该第二内部时钟信号；以及闭锁检测器，接收该第一比较信号，并基于该第一比较信号决定该第一及该第二延迟线是否被延迟闭锁，以产生该第一及该第二延迟闭锁信号。
14.如权利要求13所述的延迟闭锁回路，其中该工作校正装置包括第二相位检测器，接收该第一及该第二内部时钟信号的反相信号，并决定被接收的该信号中哪个的下降沿领先另一个，以产生第二比较信号；权重控制器，接收该第二比较信号和该第一及该第二延迟闭锁信号，以产生一权重值；以及相位混合器，接收该第一及该第二内部时钟信号，通过混合相位、将该权重值应用至该第二内部时钟信号以及将第二权重值应用至该第一内部时钟信号，以产生该混合时钟信号，其中该第二权重值是用1减去该权重值的一值。
15.如权利要求14所述的延迟闭锁回路，其中该权重值包括第一选择信号、第二选择信号、第一选择限制信号、以及第二选择限制信号。
16.如权利要求15所述的延迟闭锁回路，其中当该第一及该第二延迟闭锁信号位于第一逻辑电平时，该权重控制器使得该第一及该第二选择信号位于第二逻辑电平，并使得该第一及该第二选择限制信号位于第一逻辑电平。
17.如权利要求15所述的延迟闭锁回路，其中当该第一延迟闭锁信号位于第二逻辑电平且该第二延迟闭锁信号位于第一逻辑电平时，该权重控制器使得该第一及该第二选择信号位于第一逻辑电平，并使得该第一及该第二选择限制信号位于第二逻辑电平。
18.如权利要求15所述的延迟闭锁回路，其中当该第一及该第二延迟闭锁信号以及该第二比较信号位于第二逻辑电平时，该权重控制器使得该第一选择信号及该第二选择限制信号位于第一逻辑电平，并使得该第一选择限制信号及该第二选择信号位于第一逻辑电平。
19.如权利要求15所述的延迟闭锁回路，其中当该第一及该第二延迟闭锁信号位于第二逻辑电平且该第二比较信号位于第一逻辑电平时，该权重控制器使得该第一选择信号及该第二选择限制信号位于第二逻辑电平，并使得该第一选择限制信号及该第二选择信号位于第一逻辑电平。
20.如权利要求15所述的延迟闭锁回路，其中该相位混合器包括第一相位选择器，基于该第一及该第二选择信号和该第一及该第二选择限制信号校正该第一内部时钟信号的一相位；以及第二相位选择器，基于该第一及该第二选择信号和该第一及该第二选择限制信号校正该第二内部时钟信号的一相位。
21.如权利要求20所述的延迟闭锁回路，其中该第一相位选择器包括包括多个单元相位混合器，每个该单元相位混合器接收该第一及该第二选择信号或该第一及该第二选择限制信号。
22.如权利要求21所述的延迟闭锁回路，其中该多个单元相位混合器中的每个包括第一PMOS晶体管，其源极及栅极分别连接于一电源供应电压以及该第一及该第二内部时钟信号其中之一；第二PMOS晶体管，其源极及栅极分别连接于该第一PMOS晶体管的漏极以及该第一及第二选择信号和该第一及该第二选择限制信号其中之第一NMOS晶体管，其源极及栅极分别连接于一接地电压以及该第一及该第二内部时钟信号其中之一；以及第二NMOS晶体管，其漏极及栅极分别连接于该第二PMOS晶体管的漏极以及该第一及第二选择信号和该第一及该第二选择限制信号其中之
23.一种用于延迟闭锁回路中校正时钟信号的占空比的方法，包括下列步骤(a)启始该延迟闭锁回路并使能第一延迟线，以产生第一内部时钟信号，该延迟闭锁回路包括以串联方式连接、用以接收外部时钟信号的第一延迟线以及第二延迟线；(b)使得该第一内部时钟信号通过反馈回路以产生反馈时钟信号，并将该反馈时钟信号与该外部时钟信号进行比较，直到该反馈时钟信号与该外部时钟信号的上升沿同步为止；(c)当该反馈时钟信号与该外部时钟信号的上升沿同步时，使能该第二延迟线以产生第二内部时钟信号；(d)使得该第一内部时钟信号通过该反馈回路以产生该反馈时钟信号，并将该反馈时钟信号与该外部时钟信号进行比较，直到该反馈时钟信号与该外部时钟信号的上升沿同步为止；以及(e)当该反馈时钟信号与该外部时钟信号的上升沿同步时，使能该第一延迟线。
24.如权利要求23所述的于延迟闭锁回路中校正时钟信号的占空比的方法，其中该第一内部时钟信号是通过缓冲该外部时钟信号所产生。
25.如权利要求23所述的于延迟闭锁回路中校正时钟信号的占空比的方法，其中步骤(b)中更包括一步骤(f)当该反馈时钟信号与该外部时钟信号的上升沿不同步时，控制该第一延迟线的一延迟量。
26.如权利要求23所述的于延迟闭锁回路中校正时钟信号之占空比的方法，其中步骤(d)中更包括一步骤(g)当该反馈时钟信号与该外部时钟信号的上升沿不同步时，控制该第二延迟线的一延迟量。
全文摘要
一种能够校正占空比的延迟闭锁回路(DLL)，包括时钟缓冲器，用于接收外部时钟信号和反相的外部时钟信号以产生上升沿时钟信号；延迟单元，用于基于第一比较信号延迟所述上升沿时钟信号以便产生第一内部时钟信号，第二内部时钟信号，第一延迟锁定信号和第二延迟锁定信号；工作校正单元，用于接收该第一和该第二内部时钟信号和该第一及该第二延迟闭锁信号，以产生一混合时钟信号；延迟模式单元，用于将该混合时钟信号延迟以产生反馈时钟信号；以及第一相位检测器，用于接收该外部时钟信号及该反馈时钟信号，以产生该第一比较信号。
文档编号H03K5/13GK1619966SQ200410086650
公开日2005年5月25日 申请日期2004年11月19日 优先权日2003年11月20日
发明者郭钟太 申请人:海力士半导体有限公司