技术编号:7509330
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及半导体集成电路,尤其涉及适用于在低电压化下的高速动作和待机时的亚阈值泄漏的抑制的半导体集成电路。背景技术 最近,半导体集成电路中有电源电压进一步低压化的倾向。为了实现低压化、同时进一步进行高速动作,有降低晶体管的阈值的方法,但是这时不能忽略待机时等的亚阈值泄漏。作为该对策,例如在后述的专利文献1中公开了图7所示的结构。参照图7,具备将源极连接到高电位侧电源VDD的P沟道MOS晶体管PM1;和将源极连接到低电位侧电源GND,将漏极与P沟道MOS晶体...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。