专利名称：半导体电路装置的制作方法
技术领域：
本发明涉及半导体集成电路，尤其涉及适用于在低电压化下的高速动作和待机时的亚阈值泄漏的抑制的半导体集成电路。
背景技术：
最近，半导体集成电路中有电源电压进一步低压化的倾向。为了实现低压化、同时进一步进行高速动作，有降低晶体管的阈值的方法，但是这时不能忽略待机时等的亚阈值泄漏。
作为该对策，例如在后述的专利文献1中公开了图7所示的结构。参照图7，具备将源极连接到高电位侧电源VDD的P沟道MOS晶体管PM1；和将源极连接到低电位侧电源GND，将漏极与P沟道MOS晶体管PM1的漏极公共连接而成为输出端的N沟道MOS晶体管NM1，在初级(第一级)上备有公共连接P沟道MOS晶体管PM1和N沟道MOS晶体管NM1的栅极，并连接到输入端子IN的CMOS反相器(inverter)。并且，在其后级具备第二级的CMOS反相器(PM2、NM2)、第三级的CMOS反相器(PM3、NM3)，将第四级(最后级)的CMOS反相器(PM4、NM4)的公共漏极连接到输出端子OUT。其中，N沟道MOS晶体管NM1、NM3、P沟道MOS晶体管PM2、PM4为低阈值电压。
在图7所示的结构中，在待机时(stand by时)为截止侧中，使用可允许亚阈值泄漏程度的高阈值的晶体管(PM1、NM2、PM3、NM4)，在待机时为导通侧中，使用满足了速度要求的低阈值的晶体管(NM1、PM2、NM3、PM4)。
通过在动作时(有效时)，使用导通状态的低阈值的晶体管(NM1、PM2、NM3、PM4)来高速动作，在待机时，截止高阈值的晶体管(使输入端子IN为低电平)，速度要求和待机时的亚阈值泄漏的削减成为可能。即，在输入信号从低电平向高电平的上升沿转移时，低阈值的晶体管(NM1、PM2、NM3、PM4)导通，来自输出端子OUT的输出信号从低电平高速升高到高电平。
另外，作为其他高速化的方法，在后述专利文献2中记载了例如图8所示的结构。如图8所示，包括输入到输入端子IN的输入信号从高电平变为低电平的情况下的信号变化高速进行的传送系统1A、输入到输入端子IN的输入信号从低电平变为高电平的情况下的信号变化高速进行的传送系统2A两个路径；和具有将来自这两个传送系统1A、2A的信号作为输入，取得来自信号高速变化侧的传送系统的输出并进行输出的功能(CMOS传输门TG1、TG2)的电路6A；可进行高速动作。
图8所示的电路在传送系统1A中，通过变大输入到输入端子IN的输入信号为低电平时为导通状态的晶体管(PM101、NM102)的驱动能力(例如W(栅极宽度)/L(栅极长度)比)，而使输入信号从高电平变为低电平时的信号变化高速。另一方面，在传送系统2A中，通过变大输入到输入端子IN的输入信号为高电平时为导通的晶体管(NM201、PM202)的驱动能力，而使输入信号从低电平变为高电平时的信号变化高速。
另外，输出选择部5A具有使输出端子OUT的信号延迟的5级反相器51～55(延迟电路)，将反相器54的输出和反相器55的输出分别连接到CMOS传输门TG1的N沟道MOS晶体管的栅极和P沟道MOS晶体管的栅极，将反相器54的输出和反相器55的输出分别连接到CMOS传输门TG2的P沟道MOS晶体管的栅极和N沟道MOS晶体管的栅极上。CMOS传输门TG1在来自输出端子OUT的输出信号为高电平时为导通状态，CMOS传输门TG2在输出信号为低电平时为导通状态。对于输入信号从低电平向高电平的上升转移，经导通状态的传输门TG2从输出端子OUT输出信号(上升转移)，对于输入信号从高电平向低电平的下降转移，经导通状态的传输门TG1从输出端子OUT输出信号(下降转移)。
构成为对于从高电平向低电平高速变化的输入信号，通过延迟电路使输出信号延迟，在INL、INH两者为低电平时，导通串联连接到INH侧的路径的传输门TG2，在两者为高电平时，导通串联连接到INL侧的路径上的传输门TG1。通过该结构，可以仅取得高速变化侧的输入信号(边缘)来输出。
进一步，作为通过将两个信号作为输入，仅取得高速变化侧的输入来进行输出，从而可以高速动作的电路，在后述专利文献3中公开了例如图9所示的结构。参照图9，开关控制信号发送部5B具备在高电位侧电源VDD和低电位侧电源GND(地)之间串联连接的两个P沟道MOS晶体管PM81、PM82和两个N沟道MOS晶体管NM81、NM82，将P沟道MOS晶体管PM81和N沟道MOS晶体管NM81的栅极连接到输入端子INF(高速下降)，将P沟道MOS晶体管PM82和N沟道MOS晶体管NM82的栅极连接到输入端子INR(高速上升)。进一步，备有将源极公共连接到高电位侧电源VDD，将栅极分别连接到晶体管PM82和NM82的公共的漏极·节点(M1)和低电位侧电源GND上，并公共连接了漏极的P沟道MOS晶体管PM83、PM84；将源极连接到P沟道MOS晶体管PM83、PM84的公共漏极上，将栅极连接到INF，并将漏极连接到输出端子OUT的P沟道MOS晶体管PM85；将源极公共连接到低电位侧电源GND，将栅极分别连接到晶体管PM82和NM82的公共漏极·节点(M1)和高电位侧电源VDD，并公共连接了漏极的N沟道MOS晶体管NM83、NM84；与将源极连接到N沟道MOS晶体管NM83、N84的公共漏极上，将栅极连接到INR，并将漏极连接到输出端子OUT的N沟道MOS晶体管NM85。
这样，开关控制信号发送部5B构成为具备在输入端子INF、INR的两个输入信号的值相等时，将该值反向输出到节点M1；不同时，节点M1为悬浮状态的反相器(PM81、PM82、NM82、NM81)。
即，在输入端子INF、INR都为低电平时，P沟道MOS晶体管PM81、PM82为导通状态，N沟道MOS晶体管NM81、NM82为截止状态，节点M1为电源电位VDD(高电平)。这时，由于N沟道MOS晶体管NM83导通，P沟道MOS晶体管PM83截止，N沟道MOS晶体管NM85截止，P沟道MOS晶体管PM85导通，所以从电源VDD经P沟道MOS晶体管PM84、PM85的路径来充电输出端子OUT，输出信号为高电平。
另一方面，在输入端子INF、INR都为高电平时，P沟道MOS晶体管PM81、PM82为截止，N沟道MOS晶体管NM81、NM82为导通，节点M1为低电位侧电源电压(低电平)。这时，由于P沟道MOS晶体管PM83导通，N沟道MOS晶体管NM83截止、P沟道MOS晶体管PM85截止，N沟道MOS晶体管NM85导通，所以从输出端子OUT经NM85、NM84的路径，放电输出端子OUT，输出信号为低电平。
另外，在输入端子INF、INR分别为低电平、高电平时，P沟道MOS晶体管PM81为导通，P沟道MOS晶体管PM82为截止，N沟道MOS晶体管NM81为截止，N沟道MOS晶体管NM82为导通，节点M1为悬浮状态。
在输入端子INF、INR分别为高电平、低电平时，N沟道MOS晶体管NM81为导通，N沟道MOS晶体管NM82为截止，P沟道MOS晶体管PM81为截止，P沟道MOS晶体管OM82为导通，节点M1为悬浮状态。在INF、INR的值不同时，由于输出为悬浮状态，所以为了避免该状态，对于晶体管PM85、NM85分别并联连接有使用了同极性的晶体管的高电阻元件(PM83和PM84、NM83和NM84)。
专利文献1特开平6-208790号公报(第2-4页，图1)专利文献2特开平5-7147号公报(第1-4页，图2)专利文献3特开2002-135107号公报(第6-9页，图1)但是，参照图7来说明的上述专利文献1所记载的结构具有下面所示的问题。
第一问题是仅对输入信号的从高电平向低电平的下降转移、或从低电平向高电平的上升转移内的一个转移，进行对应于低阈值的晶体管的高速动作，而对于另一个转移，仅在对应于高阈值的速度下动作。产生该问题的原因是为了在待机时抑制亚阈值泄漏，其中一侧的晶体管必须使用高阈值的晶体管而引起的。
第二问题是待机时不能保持数据。产生该问题的原因是必须固定输入输出，以便在待机时使高阈值侧的晶体管截止，所以在进入到待机时，必须施加复位而引起的。
另外，参照图8说明的上述专利文献2所记载的结构具有下面的问题。
第一问题是不能抑制亚阈值泄漏。产生该问题的原因是由为了在低电压化高速动作，必须使用低阈值的晶体管，但是如该电路那样、在仅使用了低阈值的电路中，不能抑制亚阈值泄漏而引起的。
第二问题是对短波信号的控制困难。产生该问题的原因是由例如在高电平输出型的一个短的短波信号中，从高电平到低电平高速进行的输入和从低电平到高电平高速进行的输入同时成为高电平的时间极其短，所以在该期间，从输出的延迟产生切换布线的接通、断开等的信号的定时设置非常难而引起的。
进一步，参照图9说明的上述专利文献3所记载的结构也具有下面的问题。
第一问题是两个输入INF、INR在待机时不会不稳定，不会反转。产生该问题的原因是由两个输入INF、INR都直接连接到输出晶体管PM85、NM85的栅极，所以在其中一个为不稳定或反转了的情况下，输出也不稳定，有产生导通—导通电流(贯通电流)的情况而引起的。
发明内容
因此，本发明的目的是提供一种具有在动作时可高速动作、在待机时可抑制亚阈值泄漏的功能的电路。
本发明的另一目的是提供一种可根据两个输入中、信号变化快的输入来进行输出，在一个输入不稳定稳定的情况下，具有截断其输入的功能的电路。
为了实现上述目的，本申请所公开的发明大致为下面所示的结构。
本发明的一个方面(侧面)的电路具备第一及第二传送系统，其公共接收输入到信号输入端子的输入信号，彼此逻辑结构相同；对于构成所述第一传送系统的晶体管，在向所述第一传送系统的输入信号为第一值时，截止的晶体管为相对高的阈值，导通的晶体管为相对低的阈值；对于构成所述第二传送系统的晶体管，在向所述第二传送系统的输入信号为第二值时，截止的晶体管为相对高的阈值，导通的晶体管为相对低的阈值；所述第一及第二传送系统根据控制信号，设定为动作状态或待机状态；具备输出选择部，其接收所述第一及第二传送系统的输出，在动作状态时，从输出端子输出来自相对低阈值的晶体管为导通状态侧的传送系统的输出，在待机状态时，截止来自输出为不稳定状态的传送系统的输出，并从所述输出端子输出来自输出稳定的传送系统的输出信号。
在本发明中，在构成所述第一及第二传送系统的晶体管中、第一导电型的所述相对低阈值的晶体管的公共连接点和第一电源间具有将控制信号输入到控制电极，在待机状态时设定为截止状态的相对高阈值的第一晶体管；在构成所述第一及第二传送系统的晶体管中、第二导电型的所述相对低的阈值的晶体管的公共连接点和第二电源之间具有将控制信号输入到控制电极，在待机状态时设定为截止状态的相对高阈值的第二晶体管。
在本发明的另一方面的半导体集成电路中，备有复位各传送系统的输入端，以便在待机状态下，所述第一及第二传送系统的高阈值侧的晶体管截止的复位部。
在本发明中，所述复位部也可以为具备第一开关，其插入到所述信号输入端子和所述第一传送系统的输入端之间，在所述控制信号表示待机状态时为断开状态；第二开关，其插入到所述信号输入端子和所述第二传送系统的输入端之间，在所述控制信号表示待机状态时为断开状态；第三开关，其连接到所述第一传送系统的输入端和第一及第二电源的一个之间，在所述控制信号表示待机状态时为接通状态；第四开关，其连接到所述第二传送系统的输入端与第一及第二电源的另一个之间，在所述控制信号表示待机状态时为接通状态的结构。
在本发明中，所述输出选择部也可以为具备第一电路，其连接到所述第一及第二传送系统的输出端，在所述第一及第二传送系统的输出值为相同电平时，输出所述第一及第二传送系统的输出值对应的值，在所述第一及第二传送系统的输出值不同的情况下，输出为悬浮状态；触发器，其接收所述第一电路的输出，并存储保持所述第一电路的输出；第一及第二转换开关，其分别连接到所述第一传送系统的输出端和所述输出端子之间、和所述第二传送系统的输出端和所述输出端子之间，在控制电极上分别接收所述触发器的输出，控制为在一个为导通时，另一个为截止的结构。
根据本发明，通过做成两个信号的电平的组合，或如果需要，从已知为待机状态的信号中根据目的在两个输入和输出之间开关控制的结构，具有接收输入从高电平变为低电平侧时高速的信号和输入从低电平变为高电平时高速的两个信号，并在输出和输出之间从输入信号的电平中有选择地开关的功能，从而可以在动作时输出信号高速变化侧，在待机时，在其中一个信号不正确的情况下，截断该信号。
另外，根据本发明，在使用用了高阈值的晶体管和低阈值的晶体管，逻辑结构相同，输入为高电平时导通的晶体管全部为低阈值，截止的晶体管全部为高阈值的传送系统和输入为低电平时导通的晶体管全部为低阈值，截止的晶体管全部为高阈值的传送系统，同时，为在其后级中，包括具有在输出和各传送系统之间有选择地开关的功能的电路的结构，从而可以实现通常具有对应于低阈值的晶体管的动作速度的电路。即，在本发明中，可以构成为从输入到输出的传送路径的驱动侧的晶体管通常为低阈值的晶体管。
进一步，根据本发明，通过为对于两个传送系统，在各低阈值晶体管和电源之间设置高阈值的晶体管，待机时截止该晶体管的结构，从而可以将待机时的亚阈值泄漏抑制为对应于高阈值的晶体管的亚阈值泄漏。在本发明中，通过使两个传送系统的一个中、高阈值的晶体管截止，低阈值截止侧与电源之间夹着高阈值的晶体管，并在待机时截止该晶体管，从而在传送系统和电源之间全部高阈值晶体管截止，从而可以抑制亚阈值泄漏。
图1是表示本发明的一实施例的电路结构的图；图2是表示本发明的一实施例的输出选择部3的结构的电路结构的图；图3是表示本发明的一实施例的动作的一例的定时图；图4是表示本发明的另一实施例的电路结构的图；图5是表示本发明的另一实施例的动作的一例的定时图；图6是表示本发明的另一实施例的电路结构的图；图7是表示现有技术(专利文献1)的电路结构的图；图8是表示现有技术(专利文献2)的电路结构的图；
图9是表示现有技术(专利文献3)的电路结构的图。
图中1、1A-传送系统，2、2A-传送系统，3-输出选择部，4-截止部，5、5B-开关控制信号发送部，5A-输出选择部，6、6A、6B-晶体管开关部，7-复位部，51～55-反相器，PM1～PM4、PM11～PM14、PM21～PM24、PM50～PM56、PM61、PM62、PM71、PM72、PM81～PM85、PM101、PM102、PM201、PM202-P沟道MOS晶体管，NM1～NM4、NM11～NM14、NM21～NM24、NM50～NM56、NM61、NM62、NM71、NM72、NM81～NM85、NM101、NM102、NM201、NM202-N沟道MOS晶体管，INV1、INV2-反相器，TG1、TG2-传输门。
具体实施例方式
下面说明实施本发明用的最佳方式。首先，说明本发明的原理。本发明包括对于一个输入端子(IN)，彼此逻辑结构相同，但是阈值等不同的两个传送系统，一个是在输入为低电平时，截止侧的晶体管为高阈值，导通侧的晶体管为低阈值，另一个是在输入为高电平时，截止侧的晶体管为高阈值，导通侧的晶体管为低阈值。在本发明中，在待机时(stand by时)，将各传送系统控制为经高阈值的晶体管4截止。例如，在低阈值的晶体管和各电源之间具有高阈值的晶体管4，该晶体管4在动作时(有效时)，设定为导通，在待机时设定为截止。动作时，两个传送系统的一个1高速传播输出输入的下降转移，另一个2高速传播输出输入的上升转移。在本发明中，在两个传送系统1、2的输出的后级具有输出选择部3，其接收来自两个传送系统1、2的转移速度不同的两个信号(INL、INH)，并通过由晶体管开关部6进行的输出晶体管的开关控制，而从输出端子OUT输出来自转移速度快侧的传送系统的信号，待机时，进行截止来自进行了不正确的输出侧的传送系统的输入的控制。
在本发明中，在两个传送系统中、通过取得驱动侧的晶体管为低阈值侧的信号，从输出端子输出，从而对从高电平向低电平、从低电平向高电平两者的信号变化，实现了对应于低阈值的晶体管的动作速度。另外，由于待机时，两个传送系统的一个高阈值的晶体管截止，所以抑制了亚阈值泄漏，并通过在低阈值截止侧的晶体管和电源之间插入高阈值的晶体管4，在待机时截止该高阈值晶体管4，从而抑制了待机时的亚阈值泄漏。
根据本发明，在输出选择部3中，控制为在动作时，导通信号变化快的输入和输出布线间的晶体管，截止信号变化慢的传送系统和输出布线间的晶体管。该控制不从输出信号的延迟进行，而从两个输入信号进行。进一步，通过控制为在待机时，截止来自有不稳定、或反转可能性的传送系统的输入和输出端子(OUT)之间，导通稳定的输入和输出端子(OUT)之间的晶体管，从而可在动作时，自动输出信号变化快的一方，在待机时，可进行稳定的输出。下面，根据实施例来详细说明。
实施例图1是表示本发明的第一实施例的结构的图。在图1中，1是输入IN从高电平变为低电平时信号高速变化的传送系统，2是输入IN从低电平变为高电平时信号高速变化的传送系统，3是输出选择部。
在该实施例中，传送系统1具有串联连接的全部4级CMOS反相器(第一级PM11和NM11、第二级PM12和NM12、第三级PM13和NM13、第四级PM14和NM14)，包括具有充分满足了速度要求的低阈值的低阈值晶体管(PM11、NM12、PM13、NM14)和具有充分满足了亚阈值要求的高阈值的高阈值晶体管(NM11、PM12、NM13、PM14)。
传送系统2具有串联连接的全部4级CMOS反相器(第一级PM21和NM21、第二级PM22和NM22、第三级PM23和NM23、第四级PM24和NM24)，包括具有充分满足了速度要求的低阈值的低阈值晶体管(NM21、PM22、NM23、PM24)和具有充分满足了亚阈值的要求的高阈值的高阈值晶体管(PM21、NM22、PM23、NM24)。
公共连接传送系统1的第一级和第三级的CMOS反相器的低阈值的P沟道MOS晶体管PM11、PM13的源极与传送系统2的第二级和第四级的CMOS反相器的低阈值的P沟道MOS晶体管PM22、PM24的源极，并在该公共连接节点和高电位侧电源VDD之间连接有将栅极连接到控制端子ACTB(ACT的互补信号端子)的高阈值的P沟道MOS晶体管PM41。
公共连接传送系统1的第二级和第四级的CMOS反相器的低阈值的N沟道MOS晶体管NM12、NM14的源极与送系统2的第一级和第三级的CMOS反相器的低阈值的N沟道MOS晶体管NM21、NM23的源极，并在该公共连接节点和低电位侧电源GND之间连接有将栅极连接到控制端子ACT的高阈值的N沟道MOS晶体管NM41。
传送系统1从节点INL高速输出输入IN的从高电平向低电平的下降转移。传送系统2从节点INH高速输出输入IN的从低电平向高电平的上升转移。
输出选择部3备有开关控制信号发送部5和晶体管开关部6。
开关控制信号发送部5具备将源极连接到高电位侧电源VDD，将栅极连接到传送系统1的输出节点INL的P沟道MOS晶体管PM51；将源极连接到P沟道MOS晶体管PM51的漏极，将栅极连接到传送系统2的输出节点INH的P沟道MOS晶体管PM52；将漏极连接到P沟道MOS晶体管PM52的漏极，将栅极连接到INH的N沟道MOS晶体管NM52；和将漏极连接到N沟道MOS晶体管NM52的源极，将栅极连接到INL，将源极连接到低电位侧电源GND的N沟道MOS晶体管NM51；进一步，包括将输入端连接到公共连接了P沟道MOS晶体管PM52和N沟道MOS晶体管NM52的漏极的反相器INV1和将输入端连接到反相器INV1的输出端，将输出端连接到反相器INV1的输入端的反相器INV2。两个反相器INV1、INV2构成触发器，反相器INV1的输出端构成开关控制信号发送部5的输出节点OUTC。
晶体管开关部6包括将漏极连接到INL，将栅极连接到OUTC的N沟道MOS晶体管NM61；将源极连接到INH，将栅极连接到OUTC，漏极与N沟道MOS晶体管NM61的漏极相连，并连接到输出端子OUT的P沟道MOS晶体管PM61。
传送系统1为在输入IN从高电平变为低电平时、导通低阈值的晶体管(PM11、NM12、PM13、NM14)的结构。传送系统2为在输入IN从低电平变为高电平时、导通低阈值的晶体管(NM21、PM22、NM23、PM24)的结构。这样，除了因转移的方向驱动能力(电流驱动能力)不同之外，传送系统1和传送系统2为相同的结构。
另外，在图1中为了简单，而仅仅表示了传送系统1、2分别为串联连接的4级CMOS反相器的例子，但是若满足上述的阈值条件，电路结构不限于CMOS反相器，可以使用任意的电路。
图2(A)表示局部抽出了图1的输出选择部3的图。作为传送系统1的输出节点1的输入INL是从高电平变为低电平的信号变化高速的输入，作为传送系统2的输出节点的输入INH是从低电平变为高电平的信号变化高速的输入。开关控制信号发送部5，在电源VDD和GND之间以串联方式连接了将栅极连接到输入INL的P沟道MOS晶体管PM51、将栅极连接到输入INH的P沟道MOS晶体管PM52、将栅极连接到输入INL的N沟道MOS晶体管NM51和将栅极连接到输入INH的N沟道MOS晶体管NM52四个元件，连接各个P沟道MOS晶体管PM52和N沟道MOS晶体管NM52的漏极，并连接到反相器INV1的输入端，将反相器INV1的输出端(OUTC)连接到晶体管开关部6。
在INL和INH为相等的电平时，向OUTC输出该电平，在不同时，为悬浮状态，并短时间保持之前的电平。
即，在INL、INH同时为低电平时，P沟道MOS晶体管PM51、PM52为导通，N沟道MOS晶体管NM51、NM52为截止，输出节点M1为高电平，OUTC为低电平。
另一方面，在INL、INH同时为高电平时，P沟道MOS晶体管PM51、PM52为截止，N沟道MOS晶体管NM51、NM52为导通，输出节点M1为低电平，OUTC为高电平。
在INL为低电平、INH为高电平时，P沟道MOS晶体管PM51为导通，PM52为截止，N沟道MOS晶体管NM52为导通，NM51为截止，输出节点M1为悬浮状态。这时，在之前的OUTC为高电平的情况下，反相器INV2的输出为低电平，悬浮状态的节点M1通过反相器INV2，设定在低电平侧，输出反相器INV1形成的反相信号的节点OUTC保持高电平。另一方面，在之前的OUTC为低电平的情况下，反相器INV2的输出为高电平，悬浮状态的节点M1向高电平侧拉起(pull up)，由此，输出节点OUTC保持低电平。
在INL为高电平、INH为低电平时，P沟道MOS晶体管PM51为截止，PM52为导通，N沟道MOS晶体管NM52为截止，NM51为导通，输出节点M1为悬浮状态。这时，在之前的OUTC为高电平的情况下，反相器INV2的输出为低电平，悬浮状态的节点M1设定在低电平侧，输出反相器INV1形成的反相信号的节点OUTC保持高电平。在之前的OUTC为低电平的情况下，反相器INV2的输出为高电平，悬浮状态的节点M1向高电平侧拉起，输出节点OUTC保持低电平。
在本实施例中，根据需要对信号OUTC进行驱动、锁存等，同时将其用于晶体管开关部6的晶体管PM61、NM61的控制。
在晶体管开关部6中，在来自开关控制信号发送部5的输出信号OUTC为高电平时，N沟道MOS晶体管NM61导通，P沟道MOS晶体管PM61截止，使输入INL和输出端子OUT导通。另外，在晶体管开关部6中，在来自开关控制信号发送部5的输出信号OUTC为低电平时，N沟道MOS晶体管NM61截止，P沟道MOS晶体管PM61导通，使输入INH和输出端子OUT导通。
进一步，如图2(B)所示，也可以是在INL和输出端子OUT间的N沟道MOS晶体管NM61上并列地具备P沟道型晶体管PM62，在INH和输出端子OUT间的P沟道型晶体管PM61上并列地具备N沟道MOS晶体管NM62，向这两个晶体管PM62、NM62的栅极输入反转了信号OUTC的信号的结构。在图2(B)所示的结构中，通过在INL、INH和OUT之间分别具有CMOS传输门，从可进行高电位侧电源VDD和低电位侧电源GND间的全范围的输出。
图3是表示图1所示的本实施例的动作的一例的定时图。图3表示图1的ACT、ACTB、IN、INL、INH、OUTC、OUT的信号波形。参照图1和图3，说明本实施例的动作。在动作时，信号ACT为高电平、ACTB为低电平，在待机时，信号ACT为低电平，信号ACTB为高电平。
首先，说明图3的期间(a)。在输入IN从低电平向高电平的上升转移时，传送系统2的输出节点INH与传送系统1的输出节点INL相比，高速进行上升转移。即，响应于输入IN的从低电平向高电平的转移，INH一方先升高到高电平，INL的上升比INH的上升慢。另外，图3表示了输入IN、INL和INH为同相的情况的例子。
在初始状态下，在IN为低电平时，INL、INH为低电平，来自开关控制信号发送部5的控制信号OUTC在初始状态下为低电平。在晶体管开关部6中，在信号OUTC为低电平时，P沟道MOS晶体管PM61导通，从输出端子OUT输出INH的信号，在信号OUTC为高电平时，N沟道MOS晶体管NM61导通，从输出端子OUT输出INL的信号。由于在初始状态下，信号OUTC为低电平，所以从输出端子OUT输出INH的信号波形。
由于即使INH从低电平变为高电平，INL和INH的值也不同，所以信号OUTC保持之前的电平，信号OUTC仍为低电平。
若INL比INH慢地从低电平变为高电平，则INL和INH同时为高电平，信号OUTC为高电平。因此，在从IN为低电平的初始状态到INL为高电平的图3的期间(a)中，信号OUTC为低电平，从输出端子OUT输出INH的信号。
输出端子OUT在图3的期间(a)中，根据INH，信号进行变化，在INH从低电平变为高电平时，输出端子OUT从低电平变为高电平。
延迟后，若INL从低电平变为高电平，则输出端子OUT输出INL的电平，但是这时，由于INL的电平已经为高电平，所以输出端子OUT仍输出高电平。
相反，在输入IN从高电平变为低电平时，INL比INH高速地从高电平转移到低电平。即，INL的下降的转移定时比INH的下降的转移定时快。
由于INH和INL同时都为高电平，所以在INH从高电平变为低电平之前的期间(b)中，输出端子OUT输出高电平。
由于在期间(b)中，输出端子OUT输出INL的信号，所以在INL从高电平变为低电平时，输出端子OUT也从高电平变为低电平。
若INH为低电平，接收其之后信号OUTC为低电平，则输出端子OUT输出INH的信号，但是由于INH已经为低电平，所以输出端子OUT仍为低电平。
因此，图1所示的电路在动作时，通常根据信号高速变化侧的传送系统的速度来进行输出。
接着，参照图1和图3，说明本实施例的待机时的动作。
在进入待机模式时，信号ACT为低电平，其互补信号ACTB设置在高电平。由此，晶体管PM41和NM41同时截止，传送系统1、2的低阈值的P沟道MOS晶体管(PM11、PM13、PM22、PM24)和电源VDD之间为截止状态，传送系统1、2的低阈值的N沟道MOS晶体管(NM12、NM14、NM21、NM23)和电源GND之间为截止状态。这时，截止侧的晶体管和电源VDD、GND之间全部通过高阈值晶体管PM41、NM41成为截止，可以将亚阈值泄漏抑制为对应于高阈值的晶体管的量。
这时，传送系统1、2的其中一个在导通的晶体管和电源VDD、GND之间截止了，来自该传送系统的输出变得不稳定。
但是，在本实施例中，在输出选择部6中，由于截止成为不稳定侧的输出和输出端子OUT之间，所以在最终级中，输出稳定的电平。若以图3的波形图为例进行说明，则在期间(c)中，通过使IN为低电平，ACT为低电平，ACTB为高电平，从而来自低阈值晶体管PM11、NM12、PM13、NM14导通的传送系统1的输出INL变得不稳定。在期间(c)中，IN为低电平，P沟道MOS晶体管PM11的源极与电源VDD为非导通，N沟道MOS晶体管NM14的源极也与GND为非导通，INL为不稳定。另一方面，传送系统2的P沟道MOS晶体管PM21导通，其漏极为电源电位VDD，第二级的源极接地了的N沟道MOS晶体管NM22导通，其漏极电位为接地电位，第三级的P沟道MOS晶体管PM23导通，其漏极电位为电源电位VDD，源极接地了的N沟道MOS晶体管NM24导通，INH为低电平，输出确定了的逻辑电平。
并且，在INL为不稳定之前，INL、INH同时为低电平，开关控制信号部5的输出OUTC为低电平。
开关控制信号部5即使在INL、INH的其中一个不稳定(图1中INL)，另一个(图1中INH)也会稳定，即使为悬浮状态，也不会输出与进入到待机前相反的逻辑电平。
因此，通过锁存器等(图1中为触发器)来固定信号OUTC，在图1所示的例子中，通过将低电平的OUTC输入到晶体管开关部6的晶体管NM61、PM61的栅极端子，在待机时，晶体管开关部6通常从输出端子OUT输出INH。由此，即使INL不稳定也没有问题。因此，在待机时，晶体管开关部6不会进行不正确的输出，可以抑制亚阈值泄漏。
接着，参照附图来详细说明本发明的另一实施例。图4是表示本发明的第二实施例的整体结构的图。相对在图1所示的所述第一实施例中，在待机时，通过由高阈值的晶体管PM41来截止低阈值的晶体管(PM11、PM13、PM22、PM24)和电源VDD之间，由高阈值的晶体管NM41来截止低阈值的晶体管(NM12、NM14、NM21、NM23)和电源GND之间，从而抑制亚阈值泄漏的结构，在本实施例中，通过将各传送系统的输入部分的电平设置设定为在待机时对于各传送系统使高阈值侧的晶体管为截止的值，从而抑制亚阈值泄漏。
这时，由于传送系统的一个电平反转，所以截止来自电平反转侧的传送系统的输入，输出来自不反转侧的传送系统的输入。
因此，代替在所述第一实施例中设置的截止(cut off)晶体管PM41、NM41，在本实施例中，备有复位部7。
在图4中，两个传送系统1、2构成为以4级串联连接形式连接以奇数级、偶数级来切换低阈值和高阈值的晶体管的导电型的CMOS反相器。但是，在本实施例中，如所述第一实施例所示，在公共连接了低阈值的P沟道MOS晶体管(PM11、PM13、PM22、PM24)的源极和电源VDD之间、在公共连接了低阈值的N沟道MOS晶体管(NM12、NM14、NM21、NM23)的源极和GND之间不设置截止晶体管PM41、NM41，而将低阈值的晶体管直接连接到各自对应的电源VDD、GND上。
复位部7包括连接到输入IN与传送系统1的输入IN1之间、ACT在高电平下导通的CMOS传输门TG1；连接到输入IN和传送系统2的输入IN2之间、ACT在高电平下导通的CMOS传输门TG2；在输入IN1和低电位侧电源GND之间具有将栅极连接到ACTB的N沟道MOS晶体管NM71，在输入IN2和高电位侧电源VDD之间具有将栅极连接到ACT的P沟道MOS晶体管PM71。ACT为低电平，IN2为与高电位侧电源电位VDD相同的电位，IN1为与低电位侧电源电位GND相同的电位。N沟道MOS晶体管NM71、P沟道MOS晶体管PM71将CMOS传输门TG1、TG2截止时的IN1、IN2的电平分别固定在低电平、高电平。
另外，复位部7并不限于上述结构，只要是可复位的电路结构，就可以为任意的结构，例如，也可以是使用NAND和NOR等逻辑门来复位IN1、IN2的结构。
由于输出选择部3在待机时，来自不稳定的传送系统的输入相对所述第一实施例为相反侧，所以待机时，需要切换晶体管开关部6的晶体管的开关。因此，包括在待机时使开关控制信号反转的电路。
开关控制信号发送部5包括将源极连接到高电位侧电源VDD，将栅极连接到端子ACTB的P沟道MOS晶体管PM50；将源极连接到P沟道MOS晶体管PM50的漏极，将栅极连接到INL(传送系统1的输出节点)的P沟道MOS晶体管PM51；将源极连接到P沟道MOS晶体管PM51的漏极，将栅极连接到INH(传送系统2的输出节点)的P沟道MOS晶体管PM52；将漏极连接到P沟道MOS晶体管PM52的漏极，将栅极连接到INH的N沟道MOS晶体管NM52；将漏极连接到N沟道MOS晶体管NM52的源极，将栅极连接到INL的N沟道MOS晶体管NM51；和将漏极连接到N沟道MOS晶体管NM51的源极，将栅极连接到ACT的N沟道MOS晶体管NM50。
开关控制信号发送部5进一步包括将源极连接到高电位侧电源VDD，将栅极连接到端子ACT的P沟道MOS晶体管PM56；将源极连接到P沟道MOS晶体管PM56的漏极，将栅极连接到INL的P沟道MOS晶体管PM53；将漏极连接到P沟道MOS晶体管PM53的漏极，将栅极连接到INH的N沟道MOS晶体管NM53；将源极连接到P沟道MOS晶体管PM56的漏极，将栅极连接到晶体管PM53、NM53的公共漏极的P沟道MOS晶体管PM54；将漏极连接到P沟道MOS晶体管PM54的漏极，将栅极连接到晶体管PM53、NM53的公共漏极的N沟道MOS晶体管NM54；将源极连接到P沟道MOS晶体管PM56的漏极，将栅极连接到晶体管PM54和NM54、PM52、NM52的公共漏极的P沟道MOS晶体管PM55；将漏极连接到P沟道MOS晶体管PM55的漏极，将栅极连接到晶体管PM54和NM54、PM52、NM52的公共漏极的N沟道MOS晶体管NM55；将漏极连接到N沟道MOS晶体管NM53、NM54、NM55的公共源极，将栅极连接到端子ACTB，将源极连接到低电位侧电源GND的N沟道MOS晶体管NM56；具有将晶体管PM54和NM54、PM52和NM52的公共漏极作为输入的反相器INV1。晶体管PM53和NM53、PM54和NM54、PM55和NM55构成反相器，PM54和NM54、及PM55和NM55连接输入端和输出端，构成触发器。
动作时，信号ACT为高电平，ACTB为低电平，P沟道MOS晶体管PM50和N沟道MOS晶体管NM50都为导通，P沟道MOS晶体管PM56和N沟道MOS晶体管NM56都为截止。
在INL、INH同时为低电平时，从晶体管PM52和NM52的公共漏极节点输出高电平，反相器INV1的输出信号OUTC为低电平。这时，P沟道MOS晶体管PM61为导通，从输出端子OUT输出INH的信号。
在INL、INH同时为高电平时，从晶体管PM52和NM52的公共漏极节点输出低电平，反相器INV1的输出信号OUTC为高电平。这时，N沟道MOS晶体管NM61导通，从输出端子输出INL的信号。
另外，在INL、INH为不同的电平时，晶体管PM52和NM52的公共漏极为悬浮状态。这时，将晶体管PM52和NM52的公共漏极节点连接到输入端的反相器INVI的输出OUTC保持不久之前的值。
另一方面，在待机状态时，ACT为低电平，ACTB为高电平，通过复位电路7而将传送系统1的输入IN1复位到低电平，将传送系统2的输入IN2复位到高电平。由此，从IN1、IN2到INL、INH为低电平、高电平。
另外，在待机状态时，P沟道MOS晶体管PM50和N沟道MOS晶体管NM50都为截止，晶体管PM52和NM52的公共漏极节点为悬浮状态。另一方面，P沟道MOS晶体管PM56和N沟道MOS晶体管NM56都为导通。
并且，在ACT为低电平，ACTB为高电平的待机状态时，INL、INH同时为低电平时，P沟道MOS晶体管PM53导通，N沟道MOS晶体管NM53截止，晶体管PM54和NM54的公共漏极为低电平。这时，反相器INV1的输出信号OUTC为高电平，N沟道MOS晶体管NM61导通，输出INL的信号。
而且，若IN1、IN2复位的结果，INL、INH为低电平、高电平，则P沟道MOS晶体管PM53和N沟道MOS晶体管NM53同时导通。这时，反相器(PM55、NM55)之前的输入为低电平，P沟道MOS晶体管PM54导通，导通状态的P沟道MOS晶体管PM53、PM54和导通状态的N沟道MOS晶体管NM53的导通电阻形成的分压电压为超过了反相器(PM54、NM54)的阈值电压的电平，反相器(PM54、NM54)输出低电平，反相器INV1的输入端保持为低电平，反相器INV1的输出信号OUTC保持为高电平。因此，N沟道MOS晶体管NM61仍为导通状态，从输出端子OUT输出INL的信号。
另外，在ACT为低电平，ACTB为高电平的待机时，在1NL、INH同时为高电平时，P沟道MOS晶体管PM53截止，N沟道MOS晶体管NM53导通，晶体管PM54和NM54的公共漏极为低电平。此时反相器INV1的输出信号OUTC为低电平。因此，将OUTC输入到栅极的P沟道MOS晶体管PM61导通，从输出端子OUT输出INH的信号。并且，若IN1、IN2的复位的结果、INL、INH为低电平、高电平，则P沟道MOS晶体管PM53和N沟道MOS晶体管NM53同时导通，但是这时，反相器(PM55、NM55)之前的输入为高电平，N沟道MOS晶体管NM54导通，由导通状态的P沟道MOS晶体管PM53和导通状态的N沟道MOS晶体管NM53、NM55的导通阻抗产生的分压电压为比反相器(PM54、NM54)的阈值电压低的电平，反相器(PM54、NM54)输出高电平，反相器INV1的输入端保持为高电平，反相器INV1的输出信号OUTC保持为低电平。由此，反相器INV1的输出信号OUTC保持低电平，P沟道MOS晶体管PM61仍为导通状态，并从输出端子OUT输出INH的信号。
图5是表示图4所示的第二实施例的动作的一例的定时图。参照图4和图5，说明本发明的第二实施例的动作。由于信号ACT为高电平的动作时(有效时) (图5的期间(a)和期间(b))与参照图3所说明的所述第一实施例(图3的期间(a)和期间(b))相同，所以下面说明待机时的动作。
如图5中作为期间(c)所表示的，在INL、INH同时为低电平时，成为待机(stand by)状态。在进入到待机状态时，通过使ACT信号为低电平，ACTB信号为高电平，反转来自开关控制信号发送部5的输出OUTC，反相器INV1的输出信号OUTC从低电平变为高电平。
由此，在晶体管开关部6中，N沟道MOS晶体管NM61导通，INL和输出端子OUT导通，P沟道MOS晶体管PM61截止，INH和输出端子非导通。即，从输出端子OUT输出INL的信号。
进一步，若ACT信号为低电平，ACTB信号为高电平，在复位部7中，晶体管NM71和晶体管PM71导通，传送系统1复位为INL为低电平，传送系统2复位为INH为高电平，在所有的路径中，通过使高阈值侧的晶体管截止，从而抑制了亚阈值泄漏。
通过复位，INL的电平仍为低电平，但是INH的电平反转为高电平。但是，在本实施例中，在输出选择部3中，由于输出INL，所以输出端子OUT的电平仍保持为低电平。
在动作时，在INL、INH同时为高电平的状态下，进入到待机状态时，复位电路7动作，INL为低电平并反转了值，但是这时控制输出选择部3，以便从输出端子OUT输出INH的信号。
图6是表示本发明的实施例的一个结构的图。相对于一个输入IN具有两个传送系统1、2。两个传送系统1、2逻辑结构相同，在该例子的情况下，为反相器(PM11、NM11)、(PM21、NM21)、NAND(PM12、PM13、NM12、NM13)、(PM22、PM23、NM22、NM23)、反相器(PM14、NM14)、(PM24、NM24)、反相器(PM15、NM15)、(PM25、NM25)的结构。
两个传送系统1、2中的晶体管的能力不同，传送系统1从IN开始依次VDD侧、GND侧、VDD侧、GND侧的晶体管为低阈值晶体管，相反侧的晶体管为高阈值的晶体管。低阈值是指充分满足了速度的要求的电平的阈值，高阈值是指在截止时可忽略亚阈值泄漏的程度的阈值。
传送系统2从IN开始依次GND侧、VDD侧、GND侧、VDD侧的晶体管为低阈值的晶体管，其相反侧的晶体管为高阈值。
并且，低阈值晶体管的源极侧不直接连接到电源VDD、GND上，而连接到虚拟的电源布线上，在该虚拟电源布线和电源之间具有将栅极分别连接到ACTB、ACT的高阈值的截止用晶体管PM41、NM41，晶体管PM41、NM41在待机时(ACT为低电平时)截止。将从两个传送系统1、2出来的输出输入到后级的输出选择电路3上。
输出选择电路3具有两个输入和一个输出，在输入和输出之间，夹着传输门。控制该传输门的开关的信号从控制信号发送部5输出。输出选择电路3为图2(B)所示的结构。
在控制信号产生部5中，具有在电源VDD和接地GND之间串联连接了P沟道MOS晶体管PM51、PM52、N沟道MOS晶体管NM52、NM51的反相器结构，将两个输入分别连接到不同的P沟道MOS晶体管和N沟道MOS晶体管的栅极上。通过触发器(INV1、INV2)来锁存来自这些的输出，并作为控制用的信号发送。在两个输入INL、INH同时为高电平时，连接到传送系统1的传输门(NM61、PM62)导通，连接到传送系统2的传输门(PM61、NM62)截止，在两个输入INL、INH为低电平时，连接到传送系统2的传输门(PM61、NM62)导通，连接到传送系统1的传输门(NM61、PM62)截止。
在本实施例中，晶体管开关部6使用传输门型，在晶体管NM61和PM61的栅极上连接反相器INV1的输出，将晶体管PM62和NM62的栅极连接到反相器INV2的输出。防止了待机时的输出根据晶体管的阈值下降或上升。即，通过使晶体管开关部成为组合了P型和N型的传输门型，从而有抑制使待机时的输出从VDD沉下，从GND浮起的效果。传输门也可适用于图1、图4所示的第一、第二实施例。
说明图6所示的本实施例的动作。考虑相对于NAND的输入IN2固定在高电平的情况。动作时设ACT为高电平，ACTB为低电平。这时，导通虚拟电源布线和电源，将虚拟电源布线看作与电源布线相同。
在IN从低电平变为高电平时，由于传送系统1中高阈值侧的晶体管驱动，所以信号变化慢，由于传送系统2中低阈值侧驱动，所以信号变化快。
因此，将信号变化不同的两个输出施加到后级的输出选择部。
来自控制信号发送部5的输出仅在来自传送系统1和2的两个输入相等时，使信号变化，在不同时保持之前的状态。在IN从低电平变为高电平时，来自两个传送系统的输入，首先来自传送系统2的信号变化，之后来自传送系统1的信号变化。
在两个信号变化之前，由于控制信号发送部持续发送所决定的电平的信号，所以使用该保持后的信号来截止传送系统1侧的传输门，导通传送系统2侧的传输门。由此，可以仅输出信号变化快的传送系统2侧的信号。
在输入IN从低电平变为高电平时，相反传送系统1侧的信号变化快，在输出选择部中，截止来自传送系统2的输入，而输出来自传送系统1的输入。
因此，在本实施例中，通常可以仅输出信号高速变化侧的输入，以对应于低阈值的晶体管的速度来输出。
在输入IN固定在低电平，向NAND的输入IN2信号变化的情况下也同样可输出来自高速变化的传送系统侧的信号。
通过提高各传送系统的低阈值侧的晶体管的驱动能力，从而可以进行进一步高速的动作。
例如，通过使低阈值侧的晶体管的栅极宽度比高阈值的栅极宽度大，从而可以根据所增加的驱动能力来使信号变化高速。
但是，若下面的第二信号的信号变化赶上了第一信号慢侧的信号变化，由于破坏了信号的信息，所以需要注意。也可在不引起上述情况的范围内提高低阈值侧的驱动能力。
接着，说明待机时的动作。在进入到待机时，通过使ACT为低电平，ACTB为高电平，从而将截止晶体管PM41、NM41截止，从电源切离虚拟电源布线。由此，在电路的哪个部分中，都可以截止高阈值的晶体管，可以将亚阈值泄漏抑制为对应于高阈值的量。但是，这时，停止了来自低阈值侧的电流供给。
在低阈值侧截止侧的传送系统中，即使停止了来自低阈值侧的电流供给，当然也可以保持输出。但是，对于低阈值侧导通侧的传送系统，没有来自导通侧的电流供给，输出为悬浮状态。
为了保持最终输出OUT，悬浮侧的传送系统也可利用通过来自进入到待机时之前的传送系统的输出电平来唯一决定的情况，将该输出电平作为判断要素，截止悬浮侧的传输门，导通数据保持侧的传输门。在该实施例中，由于晶体管开关部为组合了P型和N型的传输门型，所以可直接输出所保持的数据的电平。
如所述第一、第二实施例所示，在是电源间串联连接了晶体管的结构的情况下，待机时，根据导通状态的晶体管的阈值(VTH)，若输出为高电平输出，则下沉(VDD-VTH)，若为低电平输出，则从接地电位浮动。为了保持输出OUT而不浮沉，若使晶体管开关部6为本实施例所示的结构，则有效果。如参照图2(B)所说明的，也可将组合了互补的MOS晶体管的传输门适用于所述第一、第二实施例。
另外，在本实施例中，动作时，从输出信号变化高速侧的信号所用的开关控制信号发送部5中在待机时，还输出用于控制为截止悬浮的输入的信号。开关控制信号发送部5的初级反相器结构，若即使来自一个传送系统的输入不稳定，也保持来自另一个传送系统的输入，则即使为悬浮，也不会输出相反电平，所以通过锁存该输出，可以保持控制信号。
这样，图6的实施例在动作时，实现了对应于低阈值的晶体管的能力的动作速度，待机时，具有高阈值的晶体管的亚阈值泄漏，而与输入IN和向NAND的输入IN2的电平无关。
以上，根据上述实施例说明了本发明，但是本发明并不仅限于上述实施例的结构，在本发明的范围内当然包含本领域内普通技术人员可以得到的各种变形、修正。
权利要求
1.一种半导体电路装置，其特征在于，具备第一及第二传送系统，其输入端公共连接接收输入信号的信号输入端子，并具有多个晶体管，彼此逻辑结构相同；和输出选择部，其接收第一及第二传送系统的输出并选择输出；对于构成所述第一传送系统的所述晶体管，在向所述第一传送系统的输入信号为第一值时，截止的晶体管为相对高的阈值，导通的晶体管为相对低的阈值；对于构成所述第二传送系统的所述晶体管，在向所述第二传送系统的输入信号为第二值时，截止的晶体管为相对高的阈值，导通的晶体管为相对低的阈值；所述第一及第二传送系统根据控制信号，设定为动作状态或待机状态；所述输出选择部，接收所述第一及第二传送系统的输出，在动作状态时，从输出端子输出来自相对低阈值的晶体管为导通状态侧的传送系统的输出，在待机状态时，截止来自输出为不稳定状态的传送系统的输出，并从所述输出端子中输出来自输出稳定的传送系统的输出信号。
2.根据权利要求1所述的半导体电路装置，其特征在于，在构成所述第一及第二传送系统的晶体管中、第一导电型的所述相对低阈值的多个晶体管的公共连接点和第一电源间具有将控制信号输入到控制电极，在待机状态时，设定为截止状态的相对高阈值的第一晶体管；在构成所述第一及第二传送系统的晶体管中、第二导电型的所述相对低的阈值的多个晶体管的公共连接点和第二电源之间具有将控制信号输入到控制电极，在待机状态时，设定为截止状态的相对高阈值的第二晶体管。
3.根据权利要求1所述的半导体电路装置，其特征在于，备有将所述第一及第二传送系统的输入端分别复位为所述第一及第二值，以便在待机时，所述第一及第二传送系统的高阈值的晶体管截止的复位部。
4.根据权利要求1所述的半导体电路装置，其特征在于，所述复位部备有第一开关，其插入到所述信号输入端子和所述第一传送系统的输入端之间，在所述控制信号表示待机状态时为截止状态，表示动作状态时为导通状态；第二开关，其插入到所述信号输入端子和所述第二传送系统的输入端之间，在所述控制信号表示待机状态时为截止状态，在表示动作状态时为导通状态；第三开关，其连接到所述第一传送系统的输入端和第一及第二电源的一个之间，在所述控制信号表示待机状态时为导通状态，表示动作状态时为截止状态；第四开关，其连接到所述第二传送系统的输入端和第一及第二电源的另一个之间，使所述控制信号有效，在表示待机状态时为导通状态，表示动作状态时为截止状态。
5.根据权利要求1所述的半导体电路装置，其特征在于，所述输出选择部备有第一电路，其连接到所述第一及第二传送系统的输出端，在所述第一及第二传送系统的输出值为同一电平时，输出对应于所述第一及第二传送系统的输出值的值，在所述第一及第二传送系统的输出值不同的情况下，输出为悬浮状态；触发器，其接收所述第一电路的输出，并存储保持所述第一电路的输出；第一开关及第二开关，其分别连接到所述第一传送系统的输出端和所述输出端子之间、以及所述第二传送系统的输出端和所述输出端子之间，在控制电极上分别接收所述触发器的输出，控制为在一个为导通时、另一个为截止。
6.根据权利要求5所述的半导体电路装置，其特征在于，所述触发器具备第一反相器，其将输入端连接到所述第一电路的输出端而形成；和第二反相器，其将输入端连接到所述第一反相器的输出端而形成；将所述第二反相器的输出端连接到所述第一反相器的输入端。
7.根据权利要求1所述的半导体电路装置，其特征在于，所述输出选择部备有第一电路，其连接到所述第一及第二传送系统的输出端，在控制信号表示待机状态时切换控制为无效状态，在所述控制信号表示动作状态时切换控制为有效状态，在所述控制信号表示待机状态时，在所述第一及第二传送系统的输出值为同一电平的情况下，输出对应于所述第一及第二传送系统的输出值的逻辑电平，在所述第一及第二传送系统的输出值不同的情况下，使输出为悬浮状态；反转电路，其在可接收的输入端上接收所述第一电路的输出；第二电路，其连接到所述第一及第二传送系统的输出端，在所述控制信号表示待机状态时切换控制为有效状态，在所述控制信号为动作状态时，切换控制为无效状态，在所述控制信号表示待机状态时，在所述第一及第二传送系统的输出值为同一电平的情况下，将所述反转电路的输入端设置为规定的逻辑值，在所述第一及第二传送系统的输出值为不同值的情况下，将所述反转电路的输入端的值保持为所述规定的逻辑值；第一开关及第二开关，其分别连接到所述第一传送系统的输出端和所述输出端子之间、以及所述第二传送系统的输出端和所述输出端子之间，分别在控制电极上接收所述触发器的输出，控制为一个导通时、另一个截止。
8.根据权利要求5所述的半导体电路装置，其特征在于，所述第一及第二开关由彼此相反导电型的第一及第二晶体管构成。
9.根据权利要求5所述的半导体电路装置，其特征在于，所述第一及第二开关分别由并行地相对向配置了彼此相反导电型的两个晶体管的第一及第二传输门构成。
10.根据权利要求1所述的半导体电路装置，其特征在于，所述第一及第二传送系统分别以多级串联连接方式连接成为单位电路的反相器元件或规定的逻辑门元件。
11.一种半导体电路装置，其特征在于，具有第一及第二传送系统，其将输入端公共连接到信号输入端子；所述第一传送系统包括第奇数级的电路，其公共连接各个控制电极，连接到所述输入端或前级的电路的输出，公共连接第二电极和第一电极而成为输出端，包含第一导电型的相对低阈值的晶体管和第二导电型的相对高阈值的晶体管；第偶数级的电路，其公共连接各个控制电极而成为输入端，连接到前级的电路的输出端，公共连接第二电极和第一电极而成为输出端，包含第一导电型的相对高阈值的晶体管和第二导电型的相对低阈值的晶体管；所述第二传送系统包括第奇数级的电路，其公共连接各个控制电极，连接到所述输入端或前级的电路的输出，公共连接第二电极和第一电极而成为输出端，包含第一导电型的相对高阈值的晶体管和第二导电型的相对低阈值的晶体管；第偶数级的电路，其公共连接各个控制电极而成为输入端，连接到前级的电路的输出端上，公共连接第二电极和第一电极而成为输出端，包含第一导电型的相对低阈值的晶体管和第二导电型的相对高阈值的晶体管；公共连接所述第一及第二传送系统的所述第一导电型的相对低阈值的晶体管的第二电极，并经通过输入到控制端子的信号来进行导通·截止控制的第一开关，连接到所述第一电源；公共连接所述第一及第二传送系统的所述第二导电型的相对低阈值的晶体管的第二电极，并经通过输入到控制端子的信号来进行导通·截止控制的第二开关，连接到所述第二电源；将所述第一及第二传送系统的所述第一导电型的相对高阈值的晶体管的第二电极连接到所述第一电源；将所述第一及第二传送系统的所述第二导电型的相对高阈值的晶体管的第二电极连接到所述第二电源；其中该装置包括第三开关，其连接到所述第一传送系统的输出端和输出端子之间，通过输入到控制端子的信号来进行导通·截止控制；第四开关，其连接到所述第二传送系统的输出端和输出端子之间，并通过输入到控制端子的信号来进行导通·截止控制；第一电路，其连接到所述第一传送系统的输出端和所述第二传送系统的输出端，在所述第一传送系统的输出端和所述第二传送系统的输出端为同一值时，输出对应于所述值的输出值，在不同时使输出为悬浮状态；触发器，其将所述第一电路的输出作为输入，在所述第一电路的输出为悬浮状态时，保持输出之前的值；将所述触发器的输出输入到所述第三和第四开关的控制端子上。
12.根据权利要求11所述的半导体电路装置，其特征在于，所述第一开关由第一导电型的相对高阈值的晶体管构成；所述第二开关由第二导电型的相对高阈值的晶体管构成。
13.一种半导体电路装置，其特征在于，具有第一及第二传送系统，其将输入端公共连接到信号输入端子上；所述第一传送系统包括第奇数级的电路，其公共连接控制电极，连接到所述输入端或前级的电路的输出，公共连接第二电极和第一电极而成为输出端，包含第一导电型的相对低阈值的晶体管和第二导电型的相对高阈值的晶体管；第偶数级的电路，其公共连接控制电极而成为输入端，连接到前级的电路的输出端上，公共连接第二电极和第一电极而成为输出端，包含第一导电型的相对高阈值的晶体管和第二导电型的相对低阈值的晶体管；所述第二传送系统包括第奇数级的电路，其公共连接各个控制电极，连接到所述输入端或前级的电路的输出，公共连接第二电极和第一电极而成为输出端，包含第一导电型的相对高阈值的晶体管和第二导电型的相对低阈值的晶体管；第偶数级的电路，其公共连接控制电极而成为输入端，连接到前级的电路的输出端上，公共连接第二电极和第一电极而成为输出端，包含第一导电型的相对低阈值的晶体管和第二导电型的相对高阈值的晶体管；其中该装置包括第一开关，其连接在所述第一传送系统的输出端和输出端子之间，并通过输入到控制端子的信号来进行导通·截止控制；第二开关，其连接在所述第二传送系统的输出端和输出端子之间，并通过输入到控制端子的信号来进行导通·截止控制；第三开关，其插入到所述信号输入端子和所述第一传送系统的输入端之间，在控制信号表示待机状态时为截止状态；第四开关，其插入到所述信号输入端子和所述第二传送系统的输入端之间，在所述控制信号表示待机状态时为截止状态；第五开关，其连接在所述第一传送系统的输入端和第一及第二电源的一个之间，在所述控制信号表示待机状态时为导通状态；第六开关，其连接在所述第二传送系统的输入端和第一及第二电源的另一个之间，在所述控制信号表示待机状态时为导通状态；第一控制电路，其在所述控制信号表示动作状态时为有效状态，连接到所述第一传送系统的输出端和所述第二传送系统的输出端上，在所述第一传送系统的输出端和所述第二传送系统的输出端为同一值时，输出对应于所述值的逻辑值，在不同时使输出为悬浮状态，在所述控制信号表示待机状态时为无效状态；反转电路，其在可接收的输入端上接收所述第一电路的输出；第二电路，其连接到所述第一及第二传送系统的输出端，在所述控制信号表示待机状态时为有效状态，在所述第一及第二传送系统的输出值为同一电平时，将所述反转电路的输入端设定为对应于所述第一及第二传送系统的输出值的逻辑值，在所述第一及第二传送系统的输出值不同时，将所述反转电路的输入端保持为所设定的所述逻辑值上，在所述控制信号表示动作状态时为无效状态；将所述反转电路的输出连接到所述第一及第二开关的控制端子上。
全文摘要
本发明提供一种半导体电路装置。具有将输入端公共连接到信号输入端子IN，彼此为相同的逻辑结构的第一及第二传送系统；构成第一传送系统的晶体管中向第一传送系统的输入值为低电平时截止的晶体管为高阈值，导通的晶体管为低阈值，构成第二传送系统的晶体管中向第二传送系统的输入值为高电平时，截止的晶体管为高阈值，导通侧的晶体管为低阈值，第一及第二传送系统根据控制信号，控制为动作状态和待机状态，具有输出选择部，其接收第一及第二传送系统的输出，在动作时，从输出端子输出来自低阈值的晶体管为导通状态侧的传送系统的输出，在待机时，截止来自输出为不稳定状态的一个传送系统的输出，而从输出端子输出来自输出稳定的传送系统的输出。
文档编号H03K19/01GK1738201SQ200510091739
公开日2006年2月22日 申请日期2005年8月17日 优先权日2004年8月17日
发明者阿部一郎 申请人:尔必达存储器股份有限公司