【技术领域】
本发明涉及半导体集成电路技术领域，尤其涉及基于电流熔断的熔丝修调电路。
背景技术：
随着高速、低功耗信号处理技术的发展，对半导体集成电路的精度要求越来越严格，但半导体芯片在生产制造过程中存在种种非理想因素，使得半导体芯片的许多性能参数，尤其是精度参数很难满足高速高精度信号处理的要求。因此，对流片后的芯片进行修调处理，使其精度提高、参数分布更为集中，成了一种既有效又经济的性能优化手段。
修调单元可以是多次可编程器件如eeprom、也可以是一次性编程器件如金属或多晶熔丝；前者可以无限次地改写，应用灵活，但对流片工艺要求高，占用芯片面积大，成本也较高；后者只能编程一次，只能将状态从导通变为断开，灵活性差，但成本低，因此，在半导体集成电路上得到了广泛的应用。
中国专利申请cn201610505352.1公开了一种超低功耗数模混合集成熔丝修调电路及熔丝修调方法，其第一反相器(inv1)的输入端接第二mos管(m2)的栅极，第一反相器(inv1)的输出端接第二反相器(inv2)的输入端和第三mos管(m3)的栅极；第二反相器(inv2)的输入端还与第三mos管(m3)的栅极连接，输出端接第一mos管(m1)的栅极；第一mos管(m1)的源极接电源电压(vdd)，漏极分别接第二mos管(m2)的漏极、第三mos管(m3)的漏极以及熔丝(fuse)的第一端；第二mos管(m2)源极接第三反相器(inv3)的输入端和第四反相器(inv4)的输出端以及第三mos管(m3)的源极；第三mos管(m3)源极接第三反相器(inv3)的输入端和第四反相器(inv4)的输出端以及第二mos管(m2)的源极；第三反相器(inv3)的输入端接第二mos管(m2)和第三mos管(m3)的源极以及第四反相器(inv4)的输出端，输出端接第四mos管(m4)的栅极和第四反相器(inv4)的输入端；第四反相器(inv4)的输入端接第四mos管(m4)的栅极和第三反相器(inv3)的输出端，输出端接第二mos管(m2)和第三mos管(m3)的源极以及第三反相器(inv3)的输入端；第四mos管(m4)的栅极接第三反相器(inv3)的输出端和第四反相器(inv4)的输入端，源极接电阻(r)的一端，漏极接电阻(r)的另一端；熔丝(fuse)的第二端接公共地(gnd)。该技术方案利用四个反相器、四个mos管和熔丝组成修调电路实现熔丝修调功能。然而，该发明只涉及了熔丝状态检测和输出驱动，未涉及且无法实现熔丝烧录。
中国发明专利申请cn201310567758.9也公开了一种熔丝修调电路，其包括开关控制模块、修调值载入模块、熔丝熔断控制模块以及修调模块，所述修调模块包括pmos管、第一电阻、熔丝、nmos管、第二电阻以及d触发器，其中：所述pmos管的源极与稳压电源连接，所述pmos管的栅极与所述开关控制模块连接，所述pmos管的漏极与所述第一电阻的一端连接，所述第一电阻的另一端与所述熔丝的一端连接，所述熔丝的另一端与所述nmos管的源极连接，所述nmos管的栅极与所述熔丝熔断控制模块连接，所述nmos管的漏极接地，所述第二电阻的一端与所述nmos管的源极连接，所述第二电阻的另一端接地，所述d触发器的cp端口与所述修调值载入模块连接，d端口与所述nmos管的源极连接；在所述开关控制模块输出第一控制信号控制所述pmos管的源极与漏极连接时：所述熔丝熔断控制模块输出第二控制信号控制所述pmos管的源极与漏极连接。然而，该发明在对熔丝进行熔断时，熔断电流要通过一个pmos开关管、一个nmos开关管外加一个电阻，熔丝熔断所需电流一般超过100ma，因此上述两个mos管尺寸要求较大，占用面积较多。另外，该发明熔丝只能烧录一次，没有反悔的机会，因而存在灵活性不足的缺陷。
可以看出，现有技术最大的缺陷是电流熔断熔丝修调电路只能编程一次，均存在容错率低、灵活性差的缺陷。
技术实现要素：
本发明的目的在于克服现有技术缺陷，提供一种高灵活度的、能够多次编程的熔丝修调电路，使熔丝修调电路更精确、更易用。
为了实现上述目的，本发明提供一种高灵活度的熔丝修调电路，所述熔丝修调电路包括修调控制电路、熔丝控制电路、电流熔断熔丝和输出驱动器，所述熔丝修调电路还包括sram静态存储单元；
所述修调控制电路由与非门和反相器构成，所述修调控制电路具有两个输出端；
所述熔丝控制电路由熔断电流控制管m1和恒流源i1构成，m1的源极与芯片电源连接，其漏极接电流熔断熔丝，其衬底与其源极短接，其栅极与所述修调控制电路的一个输出端连接；所述恒流源i1连接所述芯片电源与所述电流熔断熔丝；
所述修调控制电路的另一个输出端与sram静态存储单元连接；
所述输出驱动器由多路选择器构成，所述多路选择器具有至少两个输入端，分别连接sram静态存储单元的输出端和所述电流熔断熔丝。
在本发明中，所述熔断电流控制管用于产生熔断所需大电流，例如采用pmos晶体管；所述恒流源用于稳定熔丝输出状态，优选地，所述恒流源i1电流大小为2-3μa。当修调控制电路使熔断电流控制管m1的栅极接低电位时，有300-500ma的大电流流过熔丝，使电流熔断熔丝熔断。
当电流熔断熔丝未熔断时，由于恒流源i1所流过的电流很小，且熔丝电阻也很小，所以恒流源i1与所述电流熔断熔丝之间的连接点为低电平，此时所述输出驱动器输出低电平信号；当电流熔断熔丝被熔断时，所述输出驱动器输出高电平信号。
通过所述输出驱动器选择修调电路的输出，所述输出是熔丝状态值或sram静态存储单元的存储的值；在模拟修调阶段，选择sram静态存储单元的存储的值作为所述输出驱动器的输出，在其它工作阶段选择电流熔断熔丝的状态信号作为输出。
在本发明中，所述的sram静态存储单元用于模拟修调阶段代替电流熔断熔丝。在模拟修调过程中，熔丝控制电路处于休眠状态，不改变熔丝状态而是改变sram的状态，让sram来代替熔丝动作，获得不同的修调输出信号。通过改写sram保存的数据实现不同的修调输出信号。由于sram可无限次改写，因此，修调输出信号既可以从高变为低，也可以从低变为高，灵活性大大高于熔丝。在熔丝编程阶段，熔丝控制电路引导大电流流过熔丝，使熔丝烧断，永久保存修调结果。
与现有技术相比，本发明熔丝修调电路通过设置sram静态存储单元，实现在模拟修调阶段以sram输出代替熔丝动作，使修调电路输出信号既能从高变为低，也能从低变为高，从而实现多次编程，提供反悔补救的机会，因此灵活性大大提高，而且有助于找到最佳修调位组合，提高了修调精度。
【附图说明】
图1为本发明的电路原理图；
其中，1、电流熔断熔丝；2、熔丝控制电路；3、sram静态存储器；4、输出驱动器；5、修调控制电路。
【具体实施方式】
以下实施例用于非限制性地解释本发明的技术方案。
实施例1
如图1所示的熔丝修调电路，包括修调控制电路5、熔丝控制电路2、电流熔断熔丝1、sram静态存储器3和输出驱动器4。
修调控制电路5由与非门和反相器构成，用于控制修调步骤与时序，其具有两个输出端。
熔丝控制电路2由熔断电流控制管m1(采用pmos管)和偏置恒流源i1构成，m1的源极与芯片电源连接，其漏极接电流熔断熔丝，其衬底与其源极短接，其栅极与修调控制电路5的一个输出端连接；所述恒流源i1连接芯片电源与电流熔断熔丝1。
修调控制电路5的另一个输出端与sram静态存储单元3连接。
输出驱动器4由2-1多路选择器构成，其具有两个输入端和一个输出端，两个输入端分别连接sram静态存储单元3的输出端和电流熔断熔丝1。
通过上述结构，当电流熔断熔丝未熔断时，恒流源i1与所述电流熔断熔丝之间的连接点为低电平，因此输出驱动器5输出低电平信号；当电流熔断熔丝被熔断时，恒流源i1与所述电流熔断熔丝之间的连接点为高电平，所述输出驱动器5输出高电平信号。
通过本发明的熔丝修调电路进行修调时分为两个阶段：模拟修调阶段和熔丝编程阶段。在模拟修调阶段，熔丝保持原有状态，sram模拟熔丝动作；在熔丝编程阶段，如果芯片修调需要，则在m1栅极输入低电平，用大电流将熔丝熔断。
具体地，在模拟修调阶段，en和control均输入高电平信号，此时熔丝控制电路2处于关断状态，只有2-3μa的上拉偏置电流流过熔丝1；此时，sram静态存储器3的使能信号有效，可通过输入信号d设置sram单元3储存的值；同时，输出驱动器4选择sram静态存储器3保存的状态值作为输出驱动器4的输出信号。
通常，由于芯片中需要多个修调位，多个修调位的状态组合对应着一定的修调量，由于流片工艺的误差，每个芯片要求的修调量不一样，传统熔丝修调电路受限于熔丝一次性编程特性，只能单向调整修调量，没有反悔机会；而在本发明中，模拟修调阶段用sram代替熔丝动作，修调量可以任意改变，直至找到最佳修调量，然后进入修调操作的第二阶段：熔丝编程阶段。
在熔丝编程阶段，输入信号en为低电平，每一个修调单元的control信号根据第一阶段得到的修调量来确定是高电平还是低电平，如果是高电平，则有大电流流过熔丝1，并将其熔断，如果是低电平，则熔丝1保持导通的原始状态。
在芯片正常工作状态下，输入信号en、control均为低电平，输出驱动器4输出熔丝状态信号，如果熔丝被熔断，则输出高电平，否则输出低电平。
由此可见，本发明的熔丝修调电路通过结构改进，特别是sram静态存储单元的设置，实现在模拟修调阶段以sram输出代替熔丝动作，使修调电路输出信号既能从高变为低，也能从低变为高，从而实现多次编程，提供反悔补救的机会，因此可以进行“模拟修调—>性能测试—>模拟修调”这样的循环迭代，其灵活性大大提高，有助于找到多种应用条件下综合性能最优的修调位组合，提高修调精度。
结合编码/译码电路、专用/复用修调引脚或中测修调pad等必要的外围器件，本发明所述修调电路及方法，既可以用于封装前的中测阶段，也可用于封装后的成测阶段。