技术编号:7511160
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及高速电路系统中的延迟锁相环电路,具体而言,涉及ー种数字延迟装置。 背景技术延迟锁相环已被广泛采用在高速系统中实现时钟去歪斜和时钟产生。延迟锁相环可以大致分为两种模拟延迟锁相环和数字延迟锁相环。虽然模拟延迟锁相环拥有更好的时钟延迟准确度和更强的抗抖动能力,但是它们对半导体エ艺变化十分敏感,在不同エ艺下的移植更为困难。然而数字延迟锁相环则十分适合在不同エ艺下进行移植。所以即使半导体エ艺在不断的进步和更新,数字延迟锁相环也能够在较短时间内用更少的人力完...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。