专利名称：数字延迟装置的制作方法
技术领域：
本发明涉及高速电路系统中的延迟锁相环电路，具体而言，涉及ー种数字延迟装
置。
背景技术：
延迟锁相环已被广泛采用在高速系统中实现时钟去歪斜和时钟产生。延迟锁相环可以大致分为两种模拟延迟锁相环和数字延迟锁相环。虽然模拟延迟锁相环拥有更好的时钟延迟准确度和更强的抗抖动能力，但是它们对半导体エ艺变化十分敏感，在不同エ艺下的移植更为困难。然而数字延迟锁相环则十分适合在不同エ艺下进行移植。所以即使半导体エ艺在不断的进步和更新，数字延迟锁相环也能够在较短时间内用更少的人力完成电路的エ艺移植。随着半导体エ艺尺寸的不断縮小，不仅可以使数字延迟锁相环运行在较低的电源电压，而且提供了更加精细的延迟间隔。低电压工作可以降低功耗，更好的延迟精度可以提高数字延迟锁相环的抗抖动性能。此外，数字延迟锁相环具有快速锁定的优点。数字延迟链是数字延迟锁相环中的重要组成部分，用来对输入时钟进行延迟。图I示出延迟锁相环的工作原理示意图，其主要工作原理如下1)输入时钟经过数字延迟链的延迟以后得到的输出时钟；2)输出和输入时钟在鉴相器中判别相位关系；3)控制单元根据相位判断结果调整数字延迟链的有效延迟时间，调整方式为通过改变控制码增加或減少数字延迟链中打开的延迟单元数目；4)重复步骤2)和3)直至最終达到输出时钟和输入时钟相位延迟为360度，相当于输出时钟被推迟了ー个周期的延迟，此刻达到锁定状态，如图2所示,输出时钟较输入时钟相位延迟360度。数字延迟链的有效延迟时间(打开的延迟单元数目)受控制码控制，具有以下几个特征參数。I)固定延迟数字延迟链的最小延迟，即延迟链中延迟单元全部不打开时，输出时钟相对输入时钟的延迟时间，决定了延迟链的最高工作频率。2)最大延迟时间延迟链中延迟单元全部打开时，输出时钟相对输入时钟的延迟时间，决定了延迟链的最低工作频率。3)锁定时间输出时钟和输入时钟达到锁定状态，所花费的时钟周期。4)相位分辨率控制码每变化一位，即多打开ー个延迟单元后，输出时钟的延迟时间増加量(此值越小，分辨率越高)。在现有的数字延迟锁相环中，数字延迟链采用单端延迟链，在延迟锁相环需要具有较大的最大延迟时间时，单端延迟链需要较大的数目延迟单元，较大的数目延迟单元会増加时钟的抖动噪音。针对相关技术中在数字延迟锁相环需要具有较大的最大延迟时间时，需要延迟链的延迟单元具有较大的数目而造成的时钟的抖动噪音较大的问题，目前尚未提出有效的解决方案。
发明内容
本发明提供了ー种数字延迟装置，以解决相关技术中在数字延迟锁相环需要具有较大的最大延迟时间时，需要延迟链的延迟单元具有较大的数目而造成的时钟的抖动噪音较大的问题。根据本发明的ー个方面，提供了ー种数字延迟装置，该装置包括延迟部件，该延迟部件包括第一延迟电路和第二延迟电路，其中，第一延迟电路和第二延迟电路用于分别处理互为差分信号的数字信号；第一控制逻辑电路，用于控制第一延迟电路和第二延迟电路分别输出第一时钟信号和第二时钟信号；输出时钟选择电路，用于根据第一时钟信号和/或第二时钟信号输出第三时钟信号。优选的，第一延迟电路的输入信号与第二延迟电路的输入信号互为差分信号，第一延迟电路的输出信号与第二延迟电路的输出信号互为差分信号，第一延迟电路和第二延迟电路均由延迟单元级联构成。优选的，延迟单元包括用于控制延迟时间的第一 N级非逻辑门和第二 N级非逻辑门，N为整数，其中，延迟单元包括第一工作状态，第一输入信号经过第一 N级非逻辑门输 出第一输出信号，第二输入信号经过第二 N级非逻辑门输出第二输出信号；第二工作状态，第一输入信号经过第二 N级非逻辑门输出第一输出信号。优选的，第一 N级非逻辑门包括第一与非门，第一与非门的第一输入端与常电平连接，第一与非门的第二输入端输入第一控制电平信号；第二与非门，第二与非门的第一输入端输入第二控制电平信号，第二与非门的第二输入端输入第三输入信号，其中，第二控制电平信号与第一控制电平信号互为反信号；第三与非门，第三与非门的第一输入端与第一与非门的输出端连接，第三与非门的第二输入端与第二与非门的输出端连接，第三与非门的输出端为本级延迟单元的输出端；第二 N级非逻辑门包括第四与非门，第四与非门的第ー输入端输入第三输入信号，第四与非门的第二输入端输入第一控制电平信号；第五与非门，第五与非门的第一输入端输入第二控制电平信号，第五与非门的第二输入端输入后级延迟单元返回的信号；第六与非门，第六与非门的第一输入端与第四与非门的输出端连接，第六与非门的第二输入端与第五与非门的输出端连接，第六与非门的输出端为本级延迟单元的输出端。优选的，该装置还包括耦合单元，用于将第一延迟电路中的时钟信号和第二延迟电路中的时钟信号耦合为互为差分信号的信号。优选的，耦合单元为通过第一反向器和第二反向器反向并联搭建的耦合单元。优选的，输出时钟选择电路根据输出的第一时钟信号和/或输出的第二时钟信号选择相应的逻辑门输出第三时钟信号。优选的，相应的逻辑门包括ー级与非门或ニ级与非门或三级与非门。优选的，相应的逻辑门的输入端为第一时钟信号或第二时钟信号。优选的，该还包括第二控制逻辑电路，用于控制输出时钟选择电路根据第一时钟信号和第二时钟信号输出第三时钟信号。在本发明中，采用阶梯结构延迟单元构建包括第一延迟电路和第二延迟电路的互为差分信号的延迟链，其中，第一延迟电路产生的输出信号可以用来覆盖ー个时钟周期(360度)的前半个周期(180度)相位，因为第二延迟电路产生的输出信号是第一延迟电路产生的输出信号的反向信号，与第一延迟电路产生的输出信号相位差为180度，所以用第ニ延迟电路产生的输出信号可以覆盖后180度相位，相比于现有的只用一条单链延迟链覆盖ー个时钟周期，本发明所记载结构的延迟链可以实现減少一半的延迟单元数量来覆盖现有技术中相同大小的一个时钟周期，减小了时钟的抖动噪音。
此处所说明的附图用来提供对本发明的进ー步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释 本发明，并不构成对本发明的不当限定。在附图中图I是根据相关技术的延迟锁相环的工作原理示意图；图2是根据相关技术的延迟锁相环达到锁定状态时的相位图；图3是根据本发明实施例的数字延迟装置的一种优选的结构示意图；图4是根据本发明实施例的数字延迟装置的延迟单元的一种优选的结构示意图；图5是根据本发明实施例的数字延迟装置的与非门搭建的差分延迟单元示意图；图6是根据本发明实施例的数字延迟装置的与非门搭建的差分延迟单元的第一工作状态的电路示意图；图7是根据本发明实施例的数字延迟装置的与非门搭建的差分延迟单元的第二工作状态的电路示意图；图8是根据本发明实施例的数字延迟装置的输出时钟选择电路的一种优选的示意图；图9是根据本发明实施例的数字延迟装置的输出时钟选择电路的相位关系图；图10是根据本发明实施例的数字延迟装置的另ー种优选的结构示意图；图11是根据本发明实施例的数字延迟装置的耦合单元工作的原理示意图；图12是通过反向器反向并联搭建耦合单元的一种优选的结构示意图；图13是根据本发明实施例的数字延迟装置的输出时钟选择电路的原理图；图14是根据本发明实施例的数字延迟装置的又一种优选的结构示意图；图15是根据本发明实施例的数字延迟装置处于ー种工作状态的电路示意图；以及图16是根据本发明实施例的数字延迟装置处于另ー种工作状态的电路示意图。
具体实施例方式下文中将參考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互組合。实施例I本发明提供了ー种数字延迟装置，具体地，如图3所示，该装置包括延迟部件302，延迟部件302包括第一延迟电路3022和第二延迟电路3024，其中，第一延迟电路3022和第二延迟电路3024用于分别处理互为差分信号的数字信号，第一延迟电路3022的输入信号与第二延迟电路3024的输入信号互为差分信号，第一延迟电路3022的输出信号与第ニ延迟电路3024的输出信号互为差分信号，第一延迟电路3022和第二延迟电路3024均由延迟单元级联构成；第一控制逻辑电路304，用于控制第一延迟电路3022和第二延迟电路3024分别输出第一时钟信号和第二时钟信号；输出时钟选择电路306,用于根据第一时钟信号和/或第二时钟信号输出第三时钟信号。
在上述优选的实施方式中，采用阶梯结构延迟单元构建包括第一延迟电路和第二延迟电路的互为差分信号的延迟链，其中，第一延迟电路产生的输出信号可以用来覆盖ー个时钟周期(360度)的前半个周期(180度)相位，因为第二延迟电路产生的输出信号是第一延迟电路产生的输出信号的反向信号，与第一延迟电路产生的输出信号相位差为180度，所以用第二延迟电路产生的输出信号可以覆盖后180度相位，相比于现有的只用一条单链延迟链覆盖ー个时钟周期，本发明所记载结构的延迟链可以实现減少一半的延迟单元数量来覆盖现有技术中相同大小的一个时钟周期，减小了时钟的抖动噪音。优选的，如图4所示，上述延迟单元包括用于控制延迟时间的第一 N级非逻辑门和第二 N级非逻辑门，N为整数，其中，延迟单元包括第一工作状态，第一输入信号经过第一 N级非逻辑门输出第一输出信号,第二输入信号经过第二 N级非逻辑门输出第二输出信 号；第二工作状态，第一输入信号经过第二 N级非逻辑门输出第一输出信号。具体来说，当延迟单元处于第一工作状态时，输入信号Si经过第一N级非门逻辑后输出到信号s3，其中，第一 N级非门逻辑的延迟时间为Td ;输入信号s4经过第二 N级非门逻辑后输出到信号s2，其中，第二 N级非门逻辑的延迟时间为Td，所以处于第一工作状态下的延迟单元在延迟链中带来的总延迟时间为2个N级非门逻辑的时间，也就是2*Td。当延迟单元处于第二工作状态时，输入时钟Si经过第二 N级非门逻辑的延迟Td后输出到信号s2，也就是说时钟信号在此单元折返，不再向下一级延迟単元传播。此状态下的单元为了保证正链和反链耦合信号的差分性，需要将输出s3置为常值(第一延迟电路置为高，第二延迟电路置为低，或反之)。处于回路状态的所有延迟单元里只有第一个会有时钟信号流过，所以所有处于回路状态的延迟单元在差分链中带来的总延迟时间为Td。具体来说，第一 N级非逻辑门包括第一与非门，第一与非门的第一输入端与常电平连接，第一与非门的第二输入端输入第一控制电平信号；第二与非门，第二与非门的第一输入端输入第二控制电平信号，第二与非门的第二输入端输入第三输入信号，其中，第二控制电平信号与第一控制电平信号互为反信号；第三与非门，第三与非门的第一输入端与第一与非门的输出端连接，第三与非门的第二输入端与第二与非门的输出端连接，第三与非门的输出端为本级延迟单元的输出端；第二 N级非逻辑门包括第四与非门，第四与非门的第一输入端输入第三输入信号，第四与非门的第二输入端输入第一控制电平信号；第五与非门，第五与非门的第一输入端输入第二控制电平信号，第五与非门的第二输入端输入后级延迟単元返回的信号；第六与非门，第六与非门的第一输入端与第四与非门的输出端连接，第六与非门的第二输入端与第五与非门的输出端连接，第六与非门的输出端为本级延迟单元的输出端。具体地，图5是ー个与非门搭建的差分延迟单元示意图，它包括6个与非门，ini是上ー个延迟单元的输出，in2是下ー个延迟单元的返回输出，out I是本单元的返回输出，out2是本单元的输出，常电平CONST在正链为低电平、在反链为高电平或反之。该延迟单元包括第一工作状态和第二工作状态(I)当EN=I (ENB=O)时处于第一工作状态，如图6所示，本单元输出out2是ini经过与非门b和c后的输出，本单元的输出outl是in2经过与非门f和d的输出，所以直通单元带来的延迟是2个两级与非门，(2)当EN=O(ENB=I)吋，处于第二工作状态，如图7所示，本单元输出out2保持低电平(第一延迟电路)或高电平(第二延迟电路)，本单元的返回输出outl为ini经过与非门e和d的输出，所以回路单元带来延迟为I个两级与非门。
此外，本发明还増加了耦合单元，用于将第一延迟电路中的时钟信号和第二延迟电路中的时钟信号耦合为互为差分信号的信号，优选的，耦合单元为通过第一反向器和第ニ反向器反向并联搭建的耦合单元。本发明还对上述的输出时钟选择电路提供了一种优选的实施方式，具体地，输出时钟选择电路根据输出的第一时钟信号和/或输出的第二时钟信号选择相应的逻辑门输出第三时钟信号。优选的，通过第二控制逻辑电路控制输出时钟选择电路根据第一时钟信号和/或第二时钟信号输出第三时钟信号，优选的，上述相应的逻辑门的输入端为上述第ー时钟信号或上述第二时钟信号。优选的，上述选择的相应的逻辑门包括但不限于ー级与非门或ニ级与非门或三级与非门。具体来说，图8不出了输出时钟选择电路的一种优选的方案,在图8中，输出信号I (第一时钟信号)和/或2 (第二时钟信号)再经过与非门(a, b, C，d, e,)产生信号3,4,5。它们的相位关系如图9所示。信号3是信号2的反向再加上ー级与非门的延迟，也就是信号I经过ー级与非门的延迟；信号4是信号经过两级与非门的延迟；信号5是信号2的反向再加上三级与非门的延迟，也就是信号I经过三级与非门的延迟。信号1，3，4，5再经过ー个四路选择器，根据ΕΝ〈0，1>的变化依次选择I，3，4，5输出，就可以达到输出时钟相位毎次变化ー级与非门延迟的效果，这种方式的相位分辨率是ー级与非门。当选择信号I时，延迟最小。实施例2图10示出本发明的数字延迟装置的一种优选的结构示意图，延迟链的组成部分包括差分链、控制逻辑电路、耦合单元以及输出时钟选择电路，其中，差分链包括两条链，分别称为正链(第一延迟电路)和反链(第二延迟电路)，由阶梯结构的差分延迟单元级联构成。输入时钟为ー对差分时钟信号，输出时钟是经过差分链延迟単元和选择电路延迟的时钟信号。各组成部分工作原理如下延迟单元由用于延迟时间的N级非逻辑门搭建，包括两种工作状态第一工作状态和第二工作状态，其工作原理在实施例I中已经描述，此处不再赘述。耦合单元，用于将正链(第一延迟电路)和反链(第二延迟电路)的时钟信号耦合起来，保证两条链信号的差分性。如果没有耦合单元，输入的ー对差分时钟分别在正反链传输，由于PVT (エ艺，电压和温度)的变化，会导致两条链的传输过程产生误差，两条链的输出信号将不再保持良好的差分性。并且两条链耦合在一起，也会使传输的时钟保持较好的占空比。图11为耦合単元工作的原理示意图，其工作原理就是正信号经过若干逻辑门反向输出到反信号；反信号经过若干逻辑门反向输出到正信号。图12示出了一种通过反向器反向并联搭建耦合单元的方案。输出时钟选择电路输出时钟选择电路利用正反链输出的差分时钟(Sout和Soutb)进行精细延迟调节。姆当ー个处于回路状态的延迟单元变成直通延迟单元时，延迟链的总延迟时间(输入时钟到Sout)就会增加2*N个非逻辑门，也就是2*Td时间。当有了反相输出时钟(Soutb)之后，我们就可以用它产生更细的延迟时间调节。具体实现原理见图13。Soutb经过ー级非门逻辑，也就是Td/N (即2*Td/2*N)的延迟，可以得到比Sout晚Td/N时间的延迟；Sout经过两个ー级非门逻辑，可以得到比Sout晚2*Td/N时间的延迟；依次类推，可以到延迟间隔Td/N的2*N个信号，相位分辨率为ー级非门逻辑延迟。、
此外，因为Soutb和Sout是差分信号，也就是说Soutb与Sout相位差为180度(半个时钟周期)，所以可以用Sout的延迟信号来覆盖前半个周期，用Soutb的延迟信号来覆盖后半个周期。电路中只需要通过交换输入的Sout和Soutb信号，就可以达到用半个时钟周期长度的延迟链就覆盖ー个周期延迟时间的目的，也就是相比于单端延迟链減少了一半的延迟单元数目。例如，假设延迟链只有一条正链，为了覆盖ー个时钟周期延迟需要打开10个延迟単元，那么当延迟链増加一条反链后，反链只需打开5个延迟単元就可以输出与输入信号相差360度的信号。这样时钟信号只需要经过5个延迟単元就可以与输入时钟完成360度相位锁定。具体来说，如图14所示，阶梯结构的差分延迟链包含上下两条单链，分别称为正链(第一延迟电路)和反链(第二延迟电路)，由阶梯结构差分延迟单元(LDU)级联构成。正链(第一延迟电路)和反链(第二延迟电路)用作粗调(低分辨率)，与非门a，b, c, d, e和四路选择器f用作细调(高分辨率)，具体原理如下粗调Clk_in和信号I分别是正链的输入和输出时钟，Clkbjn和信号2分别是反 链的输入和输出时钟(Clk_in和Clkb_in互为差分信号，同样输出信号I和2也互为差分信号)。为了保证差分性，正链中LDU的CONST信号为0，反链中LDU的CONST信号为I。两条链通过W耦合在一起，W是ー对反向器，用来保证两条链的信号在整个路径上能够保持良好的差分性。我们假设当EN2，3，4...全部为O时，此时差分链的时钟信号路径如图15所示(此图中耦合单元省略不画出)，信号I和2相对于输入时钟的延迟为2级与非门(也是此差分链的固定延迟)；当EN2变为I后，差分链的时钟信号路径如图16所示(此图中耦合单元省略不画出)，信号I和2相对于输入时钟的延迟为6级与非门，増加了 4级与非门；依次类推，当EN3也变为I后，延迟同样增加4级与非门。当EN每增加ー个控制码为I时，延迟都増加4级与非门，所以差分链的粗调分辨率为4级与非门延迟。细调输出信号1(第一时钟信号)和2(第二时钟信号)再经过与非门(a, b, c, d, e,)产生信号3，4，5。信号3是信号2的反向再加上ー级与非门的延迟，也就是信号I经过ー级与非门的延迟；信号4是信号经过两级与非门的延迟；信号5是信号2的反向再加上三级与非门的延迟，也就是信号I经过三级与非门的延迟。信号1，3，4，5再经过ー个四路选择器，根据ΕΝ〈0，1>的变化依次选择I，3，4，5输出，就可以达到输出时钟相位每次变化一级与非门延迟的效果。需要说明的是，上述N级非逻辑门以与非门作为示例进行说明，并不对本发明构成不当的限定，在本发明中还可以使用其他N级非逻辑门，如或非门等。从以上的描述中，可以看出，本发明实现了如下技术效果(I)减少输出时钟经过的延迟单元数量，降低输出时钟抖动。相比于单端延迟链，差分延迟链只需要一半数量的延迟单元就可以完成360度相位延迟的覆盖，因此可以最多减少一半的延迟单元数量。(2)利用阶梯结构延迟链的较小固定延迟，实现在高频率工作的目的。整个差分延迟链的最小固定延迟仅为两个与非门加上一级四路选择器的延迟，所以适合高频范围使用。(3)缩短锁定时间。有效延迟単元数目的減少可以直接減少对延迟单元个数的搜索时间(如用逐次逼近寄存器控制算法或计数器算法进行搜索)，从而减少锁定时间。
(4)提高了相位分辨率。差分延迟链的相位分辨率为ー级与非门，而单端结构为两级与非门，分辨率提高了两倍。显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技 术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.ー种数字延迟装置，其特征在于，包括 延迟部件，所述延迟部件包括第一延迟电路和第二延迟电路，其中，所述第一延迟电路和所述第二延迟电路用于分别处理互为差分信号的数字信号； 第一控制逻辑电路，用于控制所述第一延迟电路和所述第二延迟电路分别输出第一时钟信号和第二时钟信号； 输出时钟选择电路，用于根据所述第一时钟信号和/或所述第二时钟信号输出第三时钟信号。
2.根据权利要求I所述的装置，其特征在于，所述第一延迟电路的输入信号与第二延迟电路的输入信号互为差分信号，所述第一延迟电路的输出信号与第二延迟电路的输出信号互为差分信号，所述第一延迟电路和所述第二延迟电路均由延迟单元级联构成。
3.根据权利要求2所述的装置，其特征在于，所述延迟単元包括用于控制延迟时间的第一 N级非逻辑门和第二 N级非逻辑门，N为整数，其中，所述延迟単元包括 第一工作状态，第一输入信号经过所述第一 N级非逻辑门输出第一输出信号，第二输入信号经过所述第二N级非逻辑门输出第二输出信号； 第二工作状态，所述第一输入信号经过所述第二 N级非逻辑门输出所述第一输出信号。
4.根据权利要求3所述的装置，其特征在干， 所述第一N级非逻辑门包括 第一与非门，所述第一与非门的第一输入端与常电平连接，所述第一与非门的第二输入端输入第一控制电平信号； 第二与非门，所述第二与非门的第一输入端输入第二控制电平信号，所述第二与非门的第二输入端输入第三输入信号，其中，所述第二控制电平信号与所述第一控制电平信号互为反信号； 第三与非门，所述第三与非门的第一输入端与所述第一与非门的输出端连接，所述第三与非门的第二输入端与所述第二与非门的输出端连接，所述第三与非门的输出端为本级延迟单元的输出端； 所述第二N级非逻辑门包括 第四与非门，所述第四与非门的第一输入端输入所述第三输入信号，所述第四与非门的第二输入端输入所述第一控制电平信号； 第五与非门，所述第五与非门的第一输入端输入所述第二控制电平信号，所述第五与非门的第二输入端输入后级延迟単元返回的信号； 第六与非门，所述第六与非门的第一输入端与所述第四与非门的输出端连接，所述第六与非门的第二输入端与所述第五与非门的输出端连接，所述第六与非门的输出端为本级延迟单元的输出端。
5.根据权利要求I或2所述的装置，其特征在于，还包括 耦合单元，用于将所述第一延迟电路中的时钟信号和所述第二延迟电路中的时钟信号耦合为互为差分信号的信号。
6.根据权利要求5所述的装置，其特征在干，所述耦合単元为通过第一反向器和第二反向器反向并联搭建的耦合单元。
7.根据权利要求I所述的装置，其特征在于，所述输出时钟选择电路根据所述输出的第一时钟信号和/或所述输出的第二时钟信号选择相应的逻辑门输出所述第三时钟信号。
8.根据权利要求7所述的装置，其特征在于，所述相应的逻辑门包括一级与非门或ニ级与非门或三级与非门。
9.根据权利要求8所述的装置，其特征在于，所述相应的逻辑门的输入端为所述第一时钟信号或所述第二时钟信号。
10.根据权利要求I所述的装置，其特征在于，还包括 第二控制逻辑电路，用于控制所述输出时钟选择电路根据所述第一时钟信号和/或所述第二时钟信号输出所述第三时钟信号。
全文摘要
本发明公开了一种数字延迟装置，该装置包括延迟部件，延迟部件包括第一延迟电路和第二延迟电路，其中，第一延迟电路和第二延迟电路用于分别处理互为差分信号的数字信号；第一控制逻辑电路，用于控制第一延迟电路和第二延迟电路分别输出第一时钟信号和第二时钟信号；输出时钟选择电路，用于根据第一时钟信号和/或第二时钟信号输出第三时钟信号。本发明解决了相关技术中在数字延迟锁相环需要具有较大的最大延迟时间时，需要延迟链的延迟单元具有较大的数目而造成的时钟的抖动噪音较大的问题，达到减小时钟的抖动噪音的效果。
文档编号H03L7/08GK102664623SQ20121014370
公开日2012年9月12日 申请日期2012年5月9日 优先权日2012年5月9日
发明者李 昊, 钟石强, 陈帅 申请人:龙芯中科技术有限公司