缓冲电路及其控制方法

专利名称：缓冲电路及其控制方法
技术领域：
本发明涉及一种缓冲电路以及其控制方法，该缓冲电路对应于输出控 制信号允许输入信号通过或者禁止输入信号通过。
背景技术：
正如日本未审专利公布62 (1987) -020423和日本未审专利公布2000-232350所公开的，已经知道对应于输出控制信号允许输入信号通过或者禁 止输入信号通过的缓冲电路。日本未审专利公布62 (1987) -020423描述 了一种缓冲电路，其包含第一逻辑门电路，其中基准电势侧上的驱动 MOSFET串联放置以便接收输出控制信号以及有待发送到外部终端的信 号；第二逻辑门电路，其中基准电势侧上的驱动MOSFET并联放置以便接 收输出控制信号以及有待发送到外部终端的信号；和输出电路，其包含依 据第一和第二逻辑门电路或它们一起的输出信号被互补驱动至关断状态的 P沟道MOSFET和N沟道MOSFET。根据第一逻辑门电路(其中基准电势侧上的驱动MOSFET串联放置) 的逻辑阈值电压和第二逻辑门电路(其中基准电势侧上的驱动MOSFET并 联放置)的逻辑电压之间的电势差，通过利用时间差，上述缓冲电路防止 输出电路的P沟道MOSFET和N沟道MOSFET同时变为导通状态。因 此，上述缓冲电路能够防止电流在P沟道MOSFET和N沟道MOSFET中 流动。日本未审专利公布2000-232350描述了一种缓冲电路，当作为输出控 制信号的使能信号控制该缓冲电路不从输出电路输出任何数据信号时，该 缓冲电路将输出控制电路向信号变换部分输出的信号变换为低电平，而不 管数据信号的值如何。在上述的缓冲电路中，对应于该低电平信号，信号变换部分向输出电 路的P沟道MOS晶体管的栅极发送高电平信号并且还向N沟道MOS晶 体管的栅极发送低电平信号以便将两个晶体管都变为关断状态。因此，在上述的缓冲电路中，P沟道MOS晶体管和N沟道MOS晶体管不同时变为 导通状态，从而防止贯通电流流向这两个晶体管。图6中所示的缓冲电路100包括栅极电压控制电路120A、 120B，它 们用于控制P型沟道晶体管Ml和N型沟道晶体管M2每一个的栅极电 压，所述晶体管从数据输出端(OUT1)输出有待输入至使能控制输入端 (IN2)的数据信号。在栅极电压控制电路120A中，设定P型沟道晶体管 M3的电流驱动能力大于N型沟道晶体管M4的电流驱动能力。此外，在 栅极电压控制电路120B中，设定N型沟道晶体管M6的电流驱动能力大 于P型沟道晶体管M5的电流驱动能力。当对电路进行控制使得从使能控制输入端(IN2)输入低电平的使能 信号并且将由数据输入端(INI)输入的数据信号从数据输出端(OUT1) 输出时，如果数据信号从低电平变为高电平，则上述缓冲电路100如下工 作。在上述的缓冲电路100中，如图所示，当在图7中时间从0到tl的时 段中低电平的使能信号C从使能控制输入端(IN2)输入并且高电平的数 据信号A从数据输入端(INI)输入时，高电平信号和低电平信号被输入 到与非门电路NAND。图中的参考数字41、 43表示反相器。与非门电路 NAND向P型沟道晶体管M5和N型沟道晶体管M6的每个栅极输出高电 平信号。因此，在电流驱动能力大于P型沟道晶体管M5的N型沟道晶体 管M6变为导通状态之后，P型沟道晶体管M5变为关断状态。因此，N型 沟道晶体管M2的栅极电压G2固定为低电平电压以便在附图所示的时间0 至tl的时段中将N型沟道晶体管M2变为关断状态。在上述的缓冲电路100中，在N型沟道晶体管M2变为关断状态之 后，P型沟道晶体管Ml通过下述工作变为导通状态。其中，参考数字42 代表反相器。如上文所述，如果低电平使能信号从使能控制输入端 (IN2)输入而高电平使能信号从数据输入端(IN1)输入，则或非门电路 NOR向P型沟道晶体管M3和N型沟道晶体管M4的每个栅极输出高电平 信号。因此，在电流驱动能力大于N型沟道晶体管M4的P型沟道晶体管M3变为关断状态之后，N型沟道晶体管M4变为导通状态。因此，P型沟 道晶体管Ml的栅极电压Gl固定为低电平电压以便在附图所示的时间0 至tl的时段中将P型沟道晶体管Ml变为导通状态。如上文所述，在缓冲电路100中，晶体管M1、 M2两者不同时变为导 通状态，这是因为在N型沟道晶体管M2变为关断状态之后P型沟道晶体 管Ml变为导通状态，从而防止任何贯通电流流向晶体管Ml和M2两 者。发明内容当从使能控制输入端(IN2)输入低电平的使能信号C时，如果从数 据输入端(IN1)输入的数据信号A由高电平变为低电平，则上述的缓冲 电路100如下工作。在所有的输入情况下，高电平信号输入至缓冲电路100的与非门电路 NAND。与非门电路NAND向P型沟道晶体管M5和N型沟道晶体管M6 的每个栅极输出低电平信号。在N型沟道晶体管M6变为关断状态之后， P型沟道晶体管M5变为导通状态。因此，N型沟道晶体管M2的栅极电压 G2固定为高电平电压以便将N型沟道晶体管M2变为导通状态。这时， 电流经由N型沟道晶体管M2的源极流向地。另一方面，或非门电路NOR向P型沟道晶体管M3和N型沟道晶体 管M4的每个栅极输出低电平信号。在P型沟道晶体管M3变为导通状态 之后，N型沟道晶体管M4变为关断状态。因此，P型沟道晶体管M1的栅 极电压Gl固定为高电平电压以便将P型沟道晶体管Ml转变为关断状 态。在由数据输入端(IN1)输入的数据信号A从高电平变为低电平并且 由数据输出端(OUT1)输出的数据信号从高电平变为低电平期间，如果 由使能控制输入端(IN2)输入的使能信号C从低电平变为高电平以便将 数据输出端(OUT1)变为高阻抗状态，则缓冲电路100如下工作。在缓冲电路100中，如果低电平使能信号C从使能控制端(IN2)输
入并且低电平数据信号A从数据输入端(IN1)输入，则与非电路NAND 向P型沟道晶体管M5和N型沟道晶体管M6的每个栅极输出低电平信 号。因此，在N型沟道晶体管M6变为关断状态之后，P型沟道晶体管 M5变为导通状态。因此在时间t3至t4的时段中，栅极电压G2升高以便 将由数据输出端(0UT1)输出的数据信号转变为低电平并且N型沟道晶 体管M2的栅极电压G2固定为高电平电压。其后，在时间t2时，如果从使能控制输入端(IN2)输入高电平的使 能信号C，则与非电路NAND向P型沟道晶体管M5和N型沟道晶体管 M6的每个栅极输出高电平信号。这时，在N型沟道晶体管M6变为导通 状态之后，P型沟道晶体管M5变为关断状态。因此，在时间t4-t5的时段 中，栅极电压G2快速下降至低电平电压(接地电势)以便将数据输出端 (0UT1)变为高阻抗状态并且N型沟道晶体管M2的栅极电压G2固定为 低电平电压。结果，处于导通状态的N型沟道晶体管M2快速变为关断状 态。在这种情况下，N型沟道晶体管M2从导通状态快速改变为关断状态 使得流向地的电流关断，从而每单位时间流向地的电流的变化增加。这 时，可以认为如图8所示，由于受到缓冲电路100具有的接地线的寄生电感分量的影响，接地电势以减幅振荡形式改变；或者由于受到输出线的寄 生电感分量的影响，从数据输出端(OUTO输出的数据信号的电平以减 幅振荡形式改变。此外，在缓冲电路100中，除数据信号电平的减幅振荡 形式的改变以外，还可以认为由于受到电源线的寄生电感分量的影响，电 源线的电压以减幅振荡形式改变。如果发生接地电势的改变或者电源线电 压的改变，则担心由数据输入端(IN1)输入的数据信号的电平不能在缓 冲电路100和其他逻辑电路中被恰当的识别，从而缓冲电路100等可能误 动作(malfunction)。考虑到上述情形完成了本发明且本发明的一个目的是提供一种缓冲电 路及其控制方法，该缓冲电路能够将接地电势和电源线之间的电势差维持 在规定值以便防止缓冲电路误动作。
根据本发明的第一方面，提供了一种缓冲电路，该缓冲电路对应于输 出控制信号允许输入信号通过和禁止输入信号通过，该电路包含输出开 关器件；输出开关器件控制部分，其具有用于控制该输出开关器件进入导 通状态的第一开关电路和用于控制该输出开关器件进入非导通状态的第二 开关电路，其中第一开关电路与第二开关电路之间的接点连接至该输出开 关器件以便对应于输入信号和输出控制信号控制该输出开关器件进入导通 状态或非导通状态；以及驱动能力改变部分，该驱动能力改变部分与第二 开关电路串联连接并且当输出控制信号处于禁止输入信号通过的输出禁止 状态时限制输出开关器件的驱动能力。在本发明第一方面的缓冲电路中，在由于接收输入信号的跳变从而通 过缓冲电路的输入信号被改变的定时，输出控制信号变为禁止输入控制信 号通过的输出禁止状态。当驱动能力改变部分限制输出开关器件的驱动能 力时，输出开关器件从导通状态缓慢变为非导通状态，由此抑制每单位时 间流入输出开关器件的电流的改变，而非输出开关器件从导通状态快速变 为非导通状态。本发明第一方面的缓冲电路防止由于输出开关器件从导通 状态快速变为非导通状态引起的接地电势或电源线电压的改变，从而接地 电势和电源线之间的电势差可以维持在规定的值，由此防止缓冲电路误动 作。根据本发明的第二方面，提供了一种缓冲电路的控制方法，该缓冲电 路对应于输出控制信号允许输入信号通过和禁止输入信号通过，所述控制 方法包含输出开关器件控制步骤，该步骤对应于输出信号和输出控制信 号将输出开关器件控制为导通状态或非导通状态；和驱动能力改变步骤， 该步骤在输出控制信号处于禁止输入信号通过的输出禁止状态时限制输出 开关器件的驱动能力。根据本发明第二方面的缓冲电路的控制方法，在由于接收输入信号的 跳变而通过缓冲电路的输入信号被改变的定时，输出控制信号变为禁止输 出控制信号通过的输出禁止状态。当驱动能力改变步骤限制输出开关器件 的驱动能力时，输出开关器件从导通状态缓慢改变为非导通状态，由此抑 制每单位时间流入输出开关器件的电流的改变，而非输出开关器件从导通状态快速变为非导通状态。这时，本发明第二方面的缓冲电路的控制方法 防止由于输出开关器件从导通状态快速变为非导通状态引起的接地电势和 电源线电压发生改变，从而接地电势和电源线之间的电势差可以维持在规 定的值，由此防止缓冲电路误动作。当结合附图阅读下面的详细说明时，本发明的上述和其它的目标和新 特征将更全面地呈现。然而，应当特别清楚的是，这些附图仅仅是为了举 例说明而并不意图限制本发明。


图1是根据本发明一个实施例的三态缓冲器的电路符号图；图2是根据本发明的该实施例的三态缓冲器的电路结构图；图3是用于说明该实施例的三态缓冲器的工作的信号波形图；图4是显示该实施例的三态缓冲器中接地电势的改变的示意波形图；图5是显示该实施例的三态缓冲器中接地电流的改变的示意波形图。图6是常规三态缓冲器的电路结构图；图7是用于说明常规三态缓冲器的工作的信号波形图；和 图8是显示常规三态缓冲器中接地电势的改变的示意波形图。
具体实施方式
将参照图1、 2描述本发明的优选实施例。将以三态缓冲器IO为例描 述本发明的缓冲电路。图l是三态缓冲器IO的电路符号图。符号(IN1) 表示数据输入端而符号(OUT1)表示数据输出端。在三态缓冲器10中， 对应于由使能控制输入端(IN2)输入的使能信号的电平，从数据输出端(0UT1)输出的信号被控制为高电平或低电平并且数据输出端(0UT1) 被控制为高阻抗状态。同时，使能信号对应于本发明的输出控制信号而从 数据输入端(IN1)输入的数据信号对应于本发明的输入信号。图2是三态缓冲器10的电路结构图。其中，向与图l中相同的端子附 加相同的参考数字并且向与图6中相同的器件附加相同的参考数字。三态 缓冲器10包含P型沟道晶体管Ml， N型沟道晶体管M2，栅极电压控制 电路20A、 20B和电流驱动能力改变电路30A、 30B。P型沟道晶体管M1的源极连接至电源电压Vdd (电源线)。P型沟道 晶体管Ml的漏极连接至N型沟道晶体管M2的漏极。N型沟道晶体管 M2的源极接地。此外，P型沟道晶体管Ml的漏极和N型沟道晶体管M2 的漏极连接至数据输出端(0UT1)。设定P型沟道晶体管Ml和N型沟 道晶体管M2的L/W大小大于下文所述的每个晶体管M3-M10的L/W大 小。因此，晶体管M1、 M2的电流驱动能力变得大于晶体管M3-M10的电 流驱动能力。栅极电压控制电路20A包括P型沟道晶体管M3和N型沟道晶体管 M4。 P型沟道晶体管M3的漏极连接至N型沟道晶体管M4的漏极。N型 沟道晶体管M4的源极接地。P型沟道晶体管M3的漏极与N型沟道晶体 管M4的漏极之间的接点连接至P型沟道晶体管Ml的栅极。栅极电压控制电路20B包括P型沟道晶体管M5和N型沟道晶体管 M6。 P型沟道晶体管M5的源极连接至电源电压Vdd (电源线)。P型沟 道晶体管M5的漏极连接至N型沟道晶体管M6的漏极。P型沟道晶体管 M5的漏极与N型沟道晶体管M6的漏极之间的接点连接至N型沟道晶体 管M2的栅极。电流驱动能力改变电路30A包括P型沟道晶体管M7以及与晶体管 M7并联连接的P型沟道晶体管M8。在这个实施例中，设定P型沟道晶体 管M7的电流驱动能力大于P型沟道晶体管M8的电流驱动能力。P型沟 道晶体管M7的源极和P型沟道晶体管M8的源极连接至电源电压Vdd (电源线)。P型沟道晶体管M7的栅极接地。此外，P型沟道晶体管M7 的漏极和P型沟道晶体管M8的漏极与设在栅极电压控制电路20A上的P 型沟道晶体管M3的源极串联连接。电流驱动能力改变电路30B包括N型沟道晶体管M9和与晶体管M9 并联连接的N型沟道晶体管MIO。在这个实施例中，设定N型沟道晶体 管M9的电流驱动能力大于N型沟道晶体管M10的电流驱动能力。N型沟 道晶体管M9的源极和N型沟道晶体管M10的源极接地。N型沟道晶体管 M9的栅极连接至电源电压Vdd (电源线)。此外，N型沟道晶体管M9 的漏极和N型沟道晶体管M10的漏极与设在栅极电压控制电路20B上的N型沟道晶体管M6的源极串联连接。在这个实施例中，设定每个晶体管的电流驱动能力以满足下述的数量 关系。这里，用作为晶体管的符号Ml的一部分的1表示P型沟道晶体管 Ml的电流驱动能力，并用作为每个晶体管符号的一部分的数字表示其它 晶体管的电流驱动能力。l'2 〉 3'6'10 〉 4'5 > 7'9使能控制输入端(IN2)连接至反相器41的输入。反相器41的输出 连接至反相器42的输入、与非门电路NAND的第二输入以及电流驱动能 力改变电路30B的N型沟道晶体管M10的栅极。反相器42的输出连接至 电流驱动能力改变电路30A的P型沟道晶体管M8的栅极以及或非门电路 NOR的第二输入。数据输入端(IN1)连接至反相器43的输入。反相器43的输出连接 至或非门电路NOR的第一输入以及与非门电路NAND的第一输入。或非 门电路NOR的输出与栅极电压控制电路20A中的P型沟道晶体管M3的 栅极和N型沟道晶体管M4的栅极相连。与非门电路NAND的输出与栅 极电压控制电路20B中的P型沟道晶体管M5的栅极和N型沟道晶体管 M6的栅极相连。接下来，将描述这个实施例的三态缓冲器10的工作。如果三态缓冲 器IO被控制为从数据输入端(IN1)输入高电平数据信号并从使能控制输 入端(IN2)输入低电平使能信号，以及从数据输出端(OUT1)输出高电 平数据信号，则其如下工作。其中，将与图6中所述的缓冲电路100相同的工作的描述简化。在三态缓冲器10中，当反相器41的输出被提供至N型沟道晶体管 M10的栅极时，N型沟道晶体管M10的栅极被固定为高电平电压使得N 型沟道晶体管M10变为导通状态。此外，N型沟道晶体管M9的栅极被电 源电压Vdd固定为高电平电压使得N型沟道晶体管M9变为导通状态。类似于上述的缓冲电路100，在三态缓冲器10中，在电流驱动能力大 于P型沟道晶体管M5的N型沟道晶体管M6变为导通状态之后，P型沟
道晶体管M5变为关断状态。因此，N型沟道晶体管M9和N型沟道晶体 管M10保持在导通状态并且此外N型沟道晶体管M6变为导通状态，从而 形成至N型沟道晶体管M2的下拉电流(sink current)通路。因此，N型 沟道晶体管M2的栅极被固定至低电平电压，使得N型沟道晶体管M2变 为关断状态。当N型沟道晶体管M6变为导通状态时，其将N型沟道晶体 管M2的栅极固定为低电平电压从而使晶体管M2变为关断状态。因此， N型沟道晶体管M6对应于本发明的第二开关电路。在N型沟道晶体管M2变为关断状态之后，如下所述P型沟道晶体管 Ml变为导通状态。类似于上述的缓冲电路100，在电流驱动能力大于N 型沟道晶体管M4的P型沟道晶体管M3变为关断状态之后，N型沟道晶 体管M4变为导通状态。因此，形成至P型沟道晶体管Ml的下拉电流通 路并且P型沟道晶体管Ml的栅极被固定至低电平电压，使得P型沟道晶 体管Ml变为导通状态并且电流12流过。N型沟道晶体管M4对应于本发 明的第一开关电路，这是因为当其变为导通状态时其将P型沟道晶体管 Ml的栅极固定至低电平电压，从而使晶体管Ml变为导通状态。三态缓 冲器10将P型沟道晶体管Ml变为导通状态并且还如上所述将N型沟道 晶体管M2变为关断状态，使得从数据输出端(0UT1)输出高电平数据信 号。其中，P型沟道晶体管Ml和N型沟道晶体管M2对应于本发明的输 出开关器件。当P型沟道晶体管Ml变为导通状态时，反相器42的输出被提供至P 型沟道晶体管M8的栅极，这时P型沟道晶体管M8的栅极被固定至低电 平电压，使得P型沟道晶体管M8变为导通状态。此外，P型沟道晶体管 M7的栅极接地，P型沟道晶体管M7的栅极被固定至低电平电压从而P型 沟道晶体管M7变为导通状态。此后，如果该实施例的三态缓冲器10被控制为在使能输入端(IN2) 输入低电平使能信号的情况下将由数据输入端(IN1)输入的数据信号从 高电平改变为低电平，并由数据输出端(0UT1)输出低电平数据信号， 则其如下工作。在三态缓冲器10中，如上文所述，N型沟道晶体管M10的栅极被固
定至高电平电压，N型沟道晶体管M10变为导通状态，N型沟道晶体管M9的栅极被固定至高电平电压从而N型沟道晶体管M9变为导通状态。类似于上述的缓冲电路100，在三态缓冲器10中，在电流驱动能力大 于P型沟道晶体管M5的N型沟道晶体管M6变为关断状态之后，P型沟 道晶体管M5变为导通状态。因此，形成至N型沟道晶体管M2的上拉电 流(source current)通路，N型沟道晶体管M2的栅极被固定至高电平电 压，而N型沟道晶体管M2变为导通状态，从而电流I1流向地。P型沟道 晶体管M5对应于本发明的第一开关电路，这是因为当其变为导通状态时 N型沟道晶体管M2被固定至高电平电压从而晶体管M2变为导通状态。另外，如上文所述，通过反相器42的输出，P型沟道晶体管M8的栅 极被固定至低电平电压，从而P型沟道晶体管M8变为导通状态，P型沟 道晶体管M7的栅极被固定至低电平电压从而P型沟道晶体管M7变为导 通状态。类似于上述的缓冲电路100，在电流驱动能力大于N型沟道晶体管 M4的P型沟道晶体管M3变为导通状态之后，N型沟道晶体管M4变为关 断状态。因此，P型沟道晶体管M7和P型沟道晶体管M8变为导通状态 并且此外P型沟道晶体管M3变为导通状态，从而形成至P型沟道晶体管 Ml的上拉电流通路。因此，P型沟道晶体管Ml的栅极被固定至高电平电 压从而P型沟道晶体管Ml变为关断状态。P型沟道晶体管M3对应于本 发明的第二开关电路，这是因为当其变为导通状态时其将P型沟道晶体管 Ml的栅极固定至高电平电压，从而使晶体管Ml变为关断状态。三态缓 冲器10将P型沟道晶体管Ml变为关断状态并且还如上所述将N型沟道 晶体管M2变为导通状态，使得从数据输出端(OUT1)输出低电平数据信 号。此外，如果该实施例的三态缓冲器IO在从数据输入端(IN1)输入低 电平数据信号的情况下将由使能控制输入端(IN2)输入的使能信号从低 电平改变为高电平以便将数据输出端(OUT1)变为高阻抗状态，则其如 下工作以阻止接地电势发生大的变化。当提供反相器41的输出至N型沟道晶体管M10的栅极时，N型沟道晶体管M10的栅极被固定至低电平电压，从而将N型沟道晶体管M10变 为关断状态。当N型沟道晶体管MIO变为关断状态时，N型沟道晶体管M9的栅极 被电源电压Vdd固定至高电平电压，从而N型沟道晶体管M9变为导通状 态。类似于上述的缓冲电路100，在N型沟道晶体管M6变为导通状态之 后，三态缓冲器10将P型沟道晶体管M5变为关断状态。因此，P型沟道 晶体管M5变为关断状态并且此外N型沟道晶体管M6和N型沟道晶体管 M9变为导通状态，从而如图2所示，形成至N型沟道晶体管M2的下拉 电流通路R1。这时，N型沟道晶体管M2的栅极被固定至低电平电压并且 处于导通状态的N型沟道晶体管M2变为关断状态。当形成下拉电流通路Rl时，N型沟道晶体管MIO处于关断状态并且 在三态缓冲器10中不形成由将N型沟道晶体管M6的源极连接至N型沟 道晶体管MIO的源极形成的至地的下拉电流通路，这不同于其中低电平数 据信号由使能控制输入端(IN2)输入的上述情形。因此，与形成由晶体 管M6经由晶体管MIO至地的下拉电流通路以及下拉电流通路Rl的情形 相比，至N型沟道晶体管M2的下拉电流通路的电流驱动能力减小并且用 于将N型沟道晶体管M2的栅极由高电平电压改变成低电平电压的下拉电 流通路的电流驱动能力减小。其中，至N型沟道晶体管M2的下拉电流通 路的电流驱动能力的减小意味着至晶体管M2的下拉电流通路的合成电阻 值的增加。如上文所述，N型沟道晶体管M10对应于本发明的第一开关器件，这 是因为当通过高电平使能信号使数据输出端(OUT1)变为高阻抗状态 时，该晶体管变为关断状态。N型沟道晶体管M9对应于本发明的第二开 关装置，这是因为其与N型沟道晶体管MIO并联连接并且当通过高电平 使能信号使数据输出端(0UT1)变为高阻抗状态时，该N型沟道晶体管 M9处于导通状态。在这个实施例中，位于下拉电流通路Rl上的N型沟道晶体管M9的 电流驱动能力被设定为小于与晶体管M9并联连接的N型沟道晶体管MIO 的电流驱动能力。在这个实施例中，与其中设定N型沟道晶体管M9的电流驱动能力等于N型沟道晶体管M10的电流驱动能力的情形相比，通过 将N型沟道晶体管M9置于下拉电流通路Rl上，用于将N型沟道晶体管 M2的栅极从高电平电压改变为低电平电压的下拉电流通路Rl的电流驱动 能力减小。与通过将晶体管M2的栅极从高电平电压快速改变为低电平电压来关 断电流II的常规情形相比，如果下拉电流通路Rl的电流驱动能力减小， 则N型沟道晶体管M2的栅极从高电平电压变为低电平电压的时间段可能 延长并且可能抑制电流II每单位时间的变化。因此，电流II每单位时间 的变化决不会增加，从而阻止接地电势和由数据输出端(OUT1)输出的 数据信号的电平由于受到三态缓冲器10的接地线或输出线的各个寄生电 感分量的影响而发生大的变化。另一方面，如上文所述，如果由使能控制输入端(IN2)输入的信号 从低电平改变为高电平并具有从数据输入端(IN1)输入的低电平信号， 则反相器42的输出被提供至P型沟道晶体管M8的栅极，使得P型沟道晶 体管M8的栅极固定至高电平电压以便将P型沟道晶体管M8变为关断状 态。如上文所述，当P型沟道晶体管M8变为关断状态时，P型沟道晶体 管M7的栅极被固定至低电平电压从而P型沟道晶体管M7保持在导通状 态。此外，在将或非门电路NOR的输出提供至P型沟道晶体管M3的栅 极和N型沟道晶体管M4的栅极使得P型沟道晶体管M3变为导通状态之 后，N型沟道晶体管M4变为关断状态。因此，P型沟道晶体管M3和P型 沟道晶体管M7保持在导通状态并且此外N型沟道晶体管M4变为关断状 态，从而形成如图2所示的上拉电流通路R2。这时，P型沟道晶体管M1 的栅极被固定至高电平电压并且处于导通状态的P型沟道晶体管Ml变为 关断状态。三态缓冲器10将P型沟道晶体管M1变为关断状态并还如上文 所述将N型沟道晶体管M2变为关断状态，从而数据输出端(0UT1)变 为高阻抗状态。
在由数据输入端(IN1)输入的数据信号从高电平改变为低电平并且 由数据输出端(0UT1)输出的数据信号从高电平改变为低电平期间，如果该实施例的三态缓冲器IO将由使能控制输入端(IN2)输入的使能信号 从低电平改变为高电平以便将数据输出端(0UT1)变为高阻抗状态，则 其如下工作以便防止电源电压Vdd值发生大的变化。将与上述三态缓冲器 10的工作重复的说明部分简化。在三态缓冲器10中，当反相器42的输出被提供至P型沟道晶体管 M8的栅极时，P型沟道晶体管M8的栅极被固定至高电平电压以便将P型 沟道晶体管M8变为关断状态。P型沟道晶体管M7的栅极被固定至低电 平电压以便将P型沟道晶体管M7保持在导通状态。如上文所述，P型沟道晶体管M3和P型沟道晶体管M7保持在导通 状态并且此外N型沟道晶体管M4变为关断状态，从而形成上拉电流通路 R2并且处于导通状态的P型沟道晶体管Ml变为关断状态。当形成上拉电流通路R2时，P型沟道晶体管M8处于关断状态并且在 三态缓冲器10中不形成由电源电压Vdd经由P型沟道晶体管M8通向P 型沟道晶体管M3的上拉电流通路，这不同于从使能控制输入端(IN2)输 入低电平数据信号的情形。因此，在这个实施例中，与形成由电源电压 Vdd经由晶体管M8通向晶体管M3的上拉电流通路以及上拉电流通路R2 的情形相比，至P型沟道晶体管M1的上拉电流通路的电流驱动能力减小并 且用于将P型沟道晶体管Ml从低电平电压改变为高电平电压的上拉电流 通路的电流驱动能力减小。其中，至P型沟道晶体管Ml的上拉电流通路 的电流驱动能力的减小意味着至晶体管Ml的上拉电流通路的合成电阻值 的增加。如上文所述，P型沟道晶体管M8对应于本发明的第一开关器件，这 是因为当通过高电平使能信号使数据输出端(0UT1)变为高阻抗状态 时，该晶体管变为关断状态。P型沟道晶体管M7对应于本发明的第二开 关器件，这是因为其与P型沟道晶体管M8并联连接并且当通过高电平使 能信号使数据输出端(OUT1)变为高阻抗状态时，该P型沟道晶体管M7 保持在导通状态。 在这个实施例中，位于上拉电流通路R2上的P型沟道晶体管M7的电流驱动能力被设定为小于与晶体管M7并联连接的P型沟道晶体管M8 的电流驱动能力。因此，与其中设定P型沟道晶体管M7的电流驱动能力 等于P型沟道晶体管M8的电流驱动能力的情形相比，通过将P型沟道晶 体管M7置于上拉电流通路R2上，将P型沟道晶体管M1的栅极从低电平 电压改变为高电平电压的上拉电流通路R2的电流驱动能力可能减小。与通过将晶体管Ml的栅极从低电平电压快速改变为高电平电压来关 断电流12的常规情形相比，如果上拉电流通路R2的电流驱动能力减小， 则P型沟道晶体管Ml的栅极从低电平电压变为高电平电压的时间段可能 延长并且可能抑制电流12每单位时间的变化。因此，电流12每单位时间 的变化决不会增加，从而阻止电源电压Vdd和由数据输出端(0UT1)输 出的数据信号的电平由于受到三态缓冲器10的电源线或输出线的各个寄 生电感分量的影响而发生大的变化。另一方面，如图3所示，在由数据输入端(IN1)输入的数据信号A 从高电平变为低电平并且由数据输出端(0UT1)输出的数据信号从高电 平改变为低电平期间，如果在时间tl由使能控制输入端(IN2)输入的使 能信号C从高电平改变为低电平，则三态缓冲器10如下工作。这里，将 与图6中所示的缓冲电路100相同的工作的描述简化。在三态缓冲器10 中，反相器41的输出被提供至N型沟道晶体管M10的栅极，使得N型沟 道晶体管M10的栅极被固定至低电平电压从而将N型沟道晶体管M10变 为关断状态。当N型沟道晶体管M10变为关断状态时，N型沟道晶体管 M9的栅极被电源电压Vdd固定至高电平电压从而N型沟道晶体管M9保 持在导通状态。此外，在如上文所述的tl-t2的时间段中，在N型沟道晶体管M6变为 关断状态之后P型沟道晶体管M5变为导通状态。其后，N型沟道晶体管 M2的栅极电压G2在如上文所述的t3-t4时间段中升高。随后，如果在N型沟道晶体管M6变为导通状态之后，在如上文所述 的时间t2时从使能控制输入端(IN2)输入高电平使能信号C，则P型沟 道晶体管M5变为关断状态。因此，在t4-t6时间段中，N型沟道晶体管M9保持在导通状态，形成如图2所示的下拉电流通路Rl，并且栅极电压 G2下降至低电平电压(接地电势)。因此，N型沟道晶体管M2变为关断 状态。三态缓冲器10将N型沟道晶体管M2维持在关断状态并还如上文 所述将P型沟道晶体管Ml变为关断状态。因此，数据输出端(0UT1) 变为高阻抗状态。在这个实施例的三态缓冲器10中，与形成由晶体管M6经由晶体管 M10至地的下拉电流通路以及下拉电流通路Rl的情形相比，至N型沟道 晶体管M2的下拉电流通路的电流驱动能力减小。因此，可以使栅极电压 G2降低至低电平电压(接地电势)为止的t4-t6时间段长于常规缓冲电路 100将栅极电压G2降至低电平电压(接地电势)为止的t4-t5时间段(参 见图7)。结果，与常规的缓冲电路100相比，这个实施例的三态缓冲器 IO可以防止N型沟道晶体管M2从导通状态快速改变至关断状态。这时， 与常规缓冲电路100中N型沟道晶体管M2快速从导通状态改变至关断状 态的情形(图中的虚线)相比，可以抑制电流II (图中的实线)每单位时 间的改变。因此，与图4所示的常规缓冲电路100的接地电势(图中的虚 线)改变的情形相比，可以防止这个实施例的三态缓冲器10的接地电势 (图中的实线)由于受到接地线的寄生电感分量的影响而发生变化。另 外，在这个实施例中，可以阻止从数据输出端(0UT1)输出的数据信号 的电平由于受到三态缓冲器10的输出线的寄生电感的影响而发生大的变 化。在这个实施例中，通过其中输入数据信号和使能信号的或非门电路的 输出，将设在栅极电压控制电路20A上的P型沟道晶体管M3和N型沟道 晶体管M4控制为导通/关断状态，以便形成至P型沟道晶体管Ml的下拉 电流通路和上拉电流通路，并且栅极电压控制电路20A将P型沟道晶体管 Ml的栅极固定在高电平电压或低电平电压以便将晶体管Ml变为导通状 态或关断状态。因此，栅极电压控制电路20A对应于本发明的输出开关器 件控制部分。此外，在这个实施例中，通过其中输入数据信号和使能信号 的与非门电路NAND的输出，将设在栅极控制电路20B上的P型沟道晶 体管M5和N型沟道晶体管M6控制在导通/关断状态，以便形成至N型沟 道晶体管M2的下拉电流通路和上拉电流通路，并且这时栅极电压控制电路20B将N型沟道晶体管M2的栅极固定在高电平电压或低电平电压以便 将晶体管M2变为导通状态或关断状态。因此，栅极电压控制电路20B对 应于本发明的输出开关器件控制部分。如上文所述，栅极电压控制电路20A将P型沟道晶体管Ml的栅极固 定在高电平电压或低电平电压以便将晶体管Ml变为关断状态或导通状态 以及栅极电压控制电路20B将N型沟道晶体管M2的栅极固定在高电平电 压或低电平电压以便将晶体管M2变为导通状态或关断状态，这对应于本 发明的输出开关器件控制步骤。在这个实施例中，当数据输出端(0UT1)被高电平使能信号变为高 阻抗状态时，安装在电流驱动能力改变电路30A上的P型沟道晶体管M8 变为关断状态从而减小用于将P型沟道晶体管Ml的栅极从低电平电压改 变至高电平电压的上拉电流通路的电流驱动能力。因此，电流驱动能力改 变电路30A对应于本发明的驱动能力改变部分。此外，在这个实施例中， 当数据输出端(OUT1)被高电平使能信号变为高阻抗状态时，安装在电 流驱动能力改变电路30B上的N型沟道晶体管M10变为关断状态以便电 流驱动能力改变电路30B减小用于将N型沟道晶体管M2的栅极从高电平 电压改变为低电平的电压下拉电流通路的电流驱动能力。因此，电流驱动 能力改变电路30B对应于本发明的驱动能力改变部分。如上文所述，电流驱动能力改变电路30A减小上拉电流通路的电流驱 动能力以便将P型沟道晶体管Ml的栅极从低电平电压改变为高电平电压 以及电流驱动能力改变电路30B减小下拉电流通路的电流驱动能力以便将 N型沟道晶体管M2的栅极从高电平电压改变为低电平电压，这对应于本 发明的驱动能力改变步骤。如果在从数据输入端(IN1)输入低电平数据信号的情况下由使能控 制输入端(IN2)输入的使能信号从低电平改变为高电平，或者如果在由 数据输入端(IN1)输入的数据信号从高电平改变为低电平并且由数据输 出端(0UT1)输出的数据信号从高电平改变为低电平期间由使能控制输 入端(IN2)输入的使能信号从低电平改变为高电平，则本发明的三态缓
冲器10产生下列效果。在这个实施例的三态缓冲器中，如果电流驱动能 力改变电路30A减小上拉电流通路的电流驱动能力，该上拉电流通路将P型沟道晶体管Ml的栅极固定至高电平电压，则到P型沟道晶体管Ml的栅极从低电平电压变为高电平电压为止的时间段延长使得p型沟道晶体管Ml从导通状态缓慢变为关断状态，由此抑制流入P型沟道晶体管Ml的 电流12每单位时间的改变。此外，在这个实施例的三态缓冲器10中，如 果电流驱动能力改变电路30B减小下拉电流通路的电流驱动能力，该下拉 电流通路将N型沟道晶体管M2的栅极固定至低电平电压，则到N型沟道 晶体管M2的栅极从高电平电压变为低电平电压为止的时间段延长使得N 型沟道晶体管M2从导通状态缓慢变为关断状态，由此抑制流入N型沟道 晶体管M2的电流II每单位时间的改变。在这个实施例的三态缓冲器10 中，电流II每单位时间的改变决不会增加从而阻止接地电势和由数据输出 端(OUT1)输出的数据信号的电平由于受到三态缓冲器10的接地线和输 出线的各个寄生电感分量的影响而发生大的改变。此外，电流I2每单位时 间的改变决不会增加从而阻止电源电压值Vdd和由数据输出端(0UT1) 输出的数据信号的电平由于受到三态缓冲器10的电源线和输出线的各个 电感分量的影响而发生大的改变。因此，接地电势和电源线之间的电势差 可以维持在规定值的范围内，由此阻止三态缓冲器IO误动作。此外，由于在这个实施例的三态缓冲器10中，如上文所述，阻止由 数据输出端(0UT1)输出的数据信号的电平发生大的改变，因此与该三 态缓冲器10连接的逻辑电路能够正确地识别数据信号的电平，从而阻止 逻辑电路误动作。如果在从数据输入端(IN1)输入低电平数据信号的情况下由使能控 制输入端(IN2)输入的使能信号从低电平改变为高电平，或者如果在由 数据输入端(IN1)输入的数据信号从高电平改变为低电平并且由数据输 出端(OUT1)输出的数据信号从高电平改变为低电平期间，由使能控制 输入端(IN2)输入的使能信号从低电平改变为高电平，则这个实施例的 三态缓冲器10的控制方法产生下列效果。根据这个实施例的三态缓冲器 10的控制方法，如果将P型沟道晶体管Ml的栅极固定至高电平电压的上拉电流通路的电流驱动能力被由电流驱动能力改变电路30A执行的驱动能 力改变步骤减小，则到P型沟道晶体管Ml的栅极从低电平电压变为高电 平电压为止的时间段延长，使得P型沟道晶体管Ml可以从导通状态缓慢变为关断状态，从而抑制流入P型沟道晶体管Ml的电流12每单位时间的 改变。此外，根据这个实施例的三态缓冲器10的控制方法，如果将N型 沟道晶体管M2的栅极固定至低电平电压的下拉电流通路的电流驱动能力 被由电流驱动能力改变电路30B执行的驱动能力改变步骤减小，则到N型 沟道晶体管M2的栅极从高电平电压变为低电平电压为止的时间段延长， 使得N型沟道晶体管M2可以从导通状态缓慢变为关断状态，从而抑制流 入N型沟道晶体管M2的电流II每单位时间的改变。根据这个实施例的三 态缓冲器10的控制方法，电流II每单位时间的改变决不会增加从而阻止 接地电势和由数据输出端(OUT1)输出的数据信号的电平由于受到三态 缓冲器10的接地线和输出线的各个寄生电感分量的影响而发生大的改 变。此外，电流I2每单位时间的改变决不会增加从而阻止电源电压值Vdd 和由数据输出端(OUT1)输出的数据信号的电平由于受到三态缓冲器10 的电源线和输出线的各个电感分量的影响而发生大的改变。因此，接地电 势和电源线之间的电势差可以维持在规定值的范围内，由此阻止三态缓冲 器IO误动作。由于依照这个实施例的三态缓冲器10的控制方法，如上文所述，阻 止由数据输出端(OUT1)输出的数据信号的电平发生大的改变，因此与 该三态缓冲器10连接的逻辑电路能够正确地识别数据信号的电平，从而 阻止逻辑电路误动作。在这个实施例的三态缓冲器10中，当数据输出端(OUT1)被高电平 使能信号变为高阻抗状态时，P型沟道晶体管M8和N型沟道晶体管M10 变为关断状态而分别与晶体管M8、 M10并联连接的P型沟道晶体管M7 和N型沟道晶体管M9变为导通状态，以便形成上拉电流通路R2和下拉 电流通路Rl。在这个实施例的三态缓冲器10中，当数据输出端 (OUT1)变为高阻抗状态时，形成下拉电流通路Rl和上拉电流通路R2 以便发挥各晶体管M9、 M7的电流驱动能力。在该情形中，通过将N型 沟道晶体管M10和N型沟道晶体管M8变为导通状态，与形成其中设置晶体管M10的下拉电流通路和其中设置晶体管M8的上拉电流通路以及下拉 电流通路Rl和上拉电流通路R2的情形相比，至P型沟道晶体管Ml的上 拉电流通路的电流驱动能力以及至N型沟道晶体管M2的下拉电流通路的 电流驱动能力减小。因此在这个实施例的三态缓冲器10中，通过将P型 沟道晶体管Ml的栅极从低电平电压变为高电平电压，用于将P型沟道晶 体管Ml从导通状态变为关断状态的上拉电流通路的电流驱动能力减小， 从而抑制流入P型沟道晶体管Ml的电流12每单位时间的改变。另外，这 个实施例的三态缓冲器10可以通过将N型沟道晶体管M2的栅极从高电 平电压改变为低电平电压，用于将N型沟道晶体管M2从导通状态变为关 断状态的下拉电流通路的电流驱动能力减小，从而抑制流入N型沟道晶体 管M2的电流II每单位时间的改变。根据这个实施例的三态缓冲器10的控制方法，当数据输出端 (0UT1)被高电平使能信号变为高阻抗状态并且与分别与晶体管M8、 M10并联连接的P型沟道晶体管M7和N型沟道晶体管M9变为导通状态 时，P型沟道晶体管M8和N型沟道晶体管M10被驱动能力改变步骤变为 关断状态，以便形成上拉电流通路R2和下拉电流通路Rl。根据这个实施 例的三态缓冲器10的控制方法，当数据输出端(OUT1)变为高阻抗状态 时，形成下拉电流通路Rl和上拉电流通路R2以便发挥晶体管M9、 M7 的电流驱动能力。在该情形中，通过将N型沟道晶体管M10和N型沟道 晶体管M8变为导通状态，与形成其中设置晶体管M10的下拉电流通路和 其中设置晶体管M8的上拉电流通路以及下拉电流通路Rl和上拉电流通 路R2的情形相比，至P型沟道晶体管Ml的上拉电流通路的电流驱动能 力和至N型沟道晶体管M2的下拉电流通路的电流驱动能力减小。因此， 根据这个实施例的三态缓冲器10的控制方法，通过将P型沟道晶体管Ml 的栅极从低电平电压改变为高电平电压，用于将P型沟道晶体管Ml从导 通状态改变为关断状态的上拉电流通路的电流驱动能力减小，由此抑制流 入P型沟道晶体管M1的电流I2每单位时间的改变。另外，根据这个实施 例的三态缓冲器10的控制方法，通过将N型沟道晶体管M2的栅极从高 电平电压改变为低电平电压，用于将N型沟道晶体管M2从导通状态变为 关断状态的下拉电流通路的电流驱动能力减小，从而抑制流入N型沟道晶体管M2的电流II每单位时间的改变。在这个实施例的三态缓冲器10中，设定置于下拉电流通路Rl中的N 型沟道晶体管M9的电流驱动能力小于同晶体管M9并联连接的N型沟道 晶体管M10的电流驱动能力，并且设定置于上拉电流通路R2中的P型沟 道晶体管M7的电流驱动能力小于同晶体管M7并联连接的P型沟道晶体 管M8的电流驱动能力。在这个实施例的三态缓冲器IO中，与当数据输出 端(OUT1)被高电平使能信号变为高阻抗状态时通过将N型沟道晶体管 M9置于下拉电流通路Rl上设定N型沟道晶体管M9的电流驱动能力等于 N型沟道晶体管M10的电流驱动能力的情形相比，通过将N型沟道晶体 管M2的栅极从高电平电压变为低电平电压，将N型沟道晶体管M2从导 通状态改变为关断状态的下拉电流通路Rl的电流驱动能力可能减小。另 外，在这个实施例的三态缓冲器10中，与当数据输出端(0UT1)被高电 平使能信号变为高阻抗状态时通过将P型沟道晶体管M7置于上拉电流通 路R2上设定P型沟道晶体管M7的电流驱动能力等于P型沟道晶体管M8 的电流驱动能力的情形相比，通过将P型沟道晶体管Ml的栅极从低电平 电压变为高电平电压，将P型沟道晶体管Ml从导通状态改变为关断状态 的上拉电流通路R2的电流驱动能力可能减小。根据这个实施例的三态缓冲器10的控制方法，设定置于下拉电流通 路Rl中的N型沟道晶体管M9的电流驱动能力小于同晶体管M9并联连 接的N型沟道晶体管M10的电流驱动能力，并且设定置于上拉电流通路 R2中的P型沟道晶体管M7的电流驱动能力小于同晶体管M7并联连接的 P型沟道晶体管M8的电流驱动能力。根据这个实施例的三态缓冲器10的 控制方法，与当数据输出端(0UT1)被高电平使能信号变为高阻抗状态 时通过将N型沟道晶体管M9置于下拉电流通路Rl上设定N型沟道晶体 管M9的电流驱动能力等于N型沟道晶体管M10的电流驱动能力的情形相 比，用于通过将N型沟道晶体管M2的栅极从高电平电压改变为低电平电 压从而将N型沟道晶体管M2从导通状态变为关断状态的下拉电流通路 Rl的电流驱动能力可能减小。另外，根据这个实施例的三态缓冲器10的 控制方法，与当数据输出端(0UT1)被高电平使能信号变为高阻抗状态时通过将P型沟道晶体管M7置于上拉电流通路R2上设定P型沟道晶体 管M7的电流驱动能力等于P型沟道晶体管M8的电流驱动能力的情形相 比，通过将P型沟道晶体管Ml的栅极从低电平电压变为高电平电压从而 将P型沟道晶体管Ml从导通状态改变为关断状态的上拉电流通路R2的 电流驱动能力可能减小。上述实施例的三态缓冲器10的构成如下。(1) 根据本发明第一技术方案或第二技术方案的缓冲电路，其中输 出开关器件是第一 N型沟道晶体管，其中允许输入信号通过的输出端与该 晶体管的漏极相连而其源极接地；第一开关电路是源极连接至电源线的第一 P型沟道晶体管，而第二开 关电路是第二N型沟道晶体管；第一 N型沟道晶体管的栅极与第一 P型沟道晶体管的漏极和第二 N型 沟道晶体管的漏极之间的接点相连，并且输入信号与输出控制信号的逻辑 乘积反相信号被输入至第一 P型沟道晶体管的栅极和第二 N型沟道晶体管 的栅极；第一开关器件是第三N型沟道晶体管而第二开关器件是电流驱动能力 小于第三N型沟道晶体管的第四N型沟道晶体管；输出控制信号被输入至第三N型沟道晶体管的栅极，第三N型沟道晶 体管的源极接地，而第三N型沟道晶体管的漏极与第四N型沟道晶体管的 漏极之间的接点与第二N型沟道晶体管的源极相连；且第四N型沟道晶体管的栅极连接至电源线而第四N型沟道晶体管的源极接地。(2) 根据本发明第一技术方案或第二技术方案的缓冲电路，其中输 出开关器件是第二 P型沟道晶体管，其中允许输入信号通过的输出端与该 晶体管的漏极相连而其源极连接至电源线；第一开关电路是源极接地的第五N型沟道晶体管，而第二开关电路是 第三P型沟道晶体管； 第二 P型沟道晶体管的栅极与第五N型沟道晶体管的漏极和第三P型 沟道晶体管的漏极之间的接点相连，并且输入信号与输出控制信号的逻辑 加法反相信号被输入至第五N型沟道晶体管的栅极和第三P型沟道晶体管 的栅极；第一开关器件是第四P型沟道晶体管而第二开关器件是电流驱动能力 小于第四P型沟道晶体管的第五P型沟道晶体管；输出控制信号被输入至第四p型沟道晶体管的栅极，第四p型沟道晶 体管的源极连接至电源线，而第四p型沟道晶体管的漏极与第五p型沟道晶体管的漏极之间的接点与第三P型沟道晶体管的源极相连；且第五P型沟道晶体管的栅极接地而第五P型沟道晶体管的源极连接至 电源线。本发明不限于上述的实施例，而且可以通过在一定范围内适当改变其 部分构成来实施本发明而不脱离本发明的精神。例如，不同于上述的实施 例，三态缓冲器可以包含具有两个或更多P型沟道晶体管M8和一个P型 沟道晶体管M7的电流驱动能力改变电路，以及具有两个或更多N型沟道 晶体管M10和一个N型沟道晶体管M9的电流驱动能力改变电路。当由使 能控制输入端(IN2)输入的使能信号从低电平变为高电平以便将数据输 出端(0UT1)变为高阻抗状态时，在所述两个或更多P型沟道晶体管M8 中的至少一个以及所述两个或更多N型沟道晶体管M10中的至少一个变 为关断状态时，P型沟道晶体管M7和N型沟道晶体管M9可以变为导通 状态。当由使能控制端(IN2)输入高电平信号时，通过将至少一个P型沟 道晶体管M8和P型沟道晶体管M7变为导通状态，与所有晶体管M8和 晶体管M7处于导通状态的情形相比，这个三态缓冲器能够减小至P型沟 道晶体管Ml的上拉电流通路的电流驱动能力，使得P型沟道晶体管Ml 的栅极从低电平电压改变为高电平电压，以减小用于将P型沟道晶体管 Ml从导通状态变为关断状态的上拉电流通路的电流驱动能力。这时，通 过延长直到P型沟道晶体管Ml的栅极从低电平电压改变为高电平电压为 止的时间段，P型沟道晶体管Ml可以从导通状态缓慢移动至关断状态，
从而可以抑制电流12每单位时间的变化。另外，当由使能控制端(IN2)输入高电平信号时，通过将至少一个N型沟道晶体管M10和N型晶体管 M9变为导通状态，与所有晶体管M10和晶体管M9处于导通状态的情形 相比，上述的三态缓冲器能够减小至N型沟道晶体管M2的下拉电流通路 的电流驱动能力，使得N型沟道晶体管M2的栅极从高电平电压改变为低 电平电压，以减小用于将N型沟道晶体管从导通状态变为关断状态的下拉 电流通路的电流驱动能力。这时，通过延长直到N型沟道晶体管M2的栅 极从高电平电压改变为低电平电压为止的时间段，N型沟道晶体管M2可 以从导通状态缓慢移动至关断状态，从而可以抑制电流II每单位时间的变 化。根据本发明的缓冲电路及其控制方法，在通过缓冲电路的输入信号由 于接收到输入信号的跳变而被改变时，输出控制信号变为禁止输入信号通 过的输出禁止状态。如果限制输出开关器件的驱动能力，则该输出开关器 件可以从导通状态缓慢移动至非导通状态，使得该输出开关器件决不会从 导通状态快速变为导通状态，从而抑制通过该输出开关器件的电流每单位 时间的改变。因此根据本发明的缓冲电路及其控制方法，可以抑制由输出 开关器件从导通状态变为非导通状态引起的接地电势和电源线电压的改 变，使得接地电势和电源线之间的电势差可以维持在规定值，从而防止缓 冲电路误动作。相关申请的交叉引用本申请是基于2006年9月29日提交的在先日本专利申请2006-266312并要求其优先权，这里通过引用将该专利的全部内容并入本文。
权利要求
1.一种缓冲电路，该缓冲电路对应于输出控制信号而允许输入信号通过和禁止输入信号通过，该缓冲电路包含输出开关器件；输出开关器件控制部分，其具有用于控制所述输出开关器件进入导通状态的第一开关电路和用于控制所述输出开关器件进入非导通状态的第二开关电路，其中第一开关电路与第二开关电路之间的接点连接至所述输出开关器件以便对应于所述输入信号和输出控制信号控制该输出开关器件进入导通状态或非导通状态；以及驱动能力改变部分，该驱动能力改变部分与所述第二开关电路串联连接，并且当所述输出控制信号处于禁止所述输入信号通过的输出禁止状态时限制所述输出开关器件的驱动能力。
2. 根据权利要求1的缓冲电路，其中所述驱动能力改变部分包括第 一开关器件，当所述输出控制信号处于所述输出禁止状态时该第一开关器 件变为非导通状态；和第二开关器件，该第二开关器件与所述第一开关器 件并联连接从而其处于导通状态。
3. 根据权利要求2的缓冲电路，其中所述第二开关器件的驱动能力小于所述第一开关器件的驱动能力。
4. 一种缓冲电路的控制方法，该缓冲电路对应于输出控制信号而允许输入信号通过和禁止输入信号通过，所述控制方法包含输出开关器件控制步骤，该步骤对应于所述输入信号和输出控制信号将输出开关器件控制为导通状态或非导通状态；和驱动能力改变步骤，该步骤在所述输出控制信号处于禁止所述输入信 号通过的输出禁止状态时限制所述输出开关器件的驱动能力。
5. 根据权利要求4的缓冲电路控制方法，其中所述驱动能力改变步骤 当所述输出控制信号处于所述输出禁止状态时将至少一个开关器件变为非 导通状态，并将与所述非导通状态的开关器件并联连接的开关器件变为导 通状态。
6.根据权利要求5的缓冲电路控制方法，其中所述导通状态的开关器件的驱动能力小于至少一个开关器件的驱动能力。
全文摘要
缓冲电路包括输出开关器件(M1、M2)，用于控制输出开关器件(M1、M2)进入导通状态的第一开关电路(M4、M5)，和用于控制输出开关器件进入非导通状态的第二开关电路(M3、M6)，还包括输出开关器件控制部分(20A、20B)，其中第一开关电路(M4、M5)与第二开关电路(M3、M6)之间的接点与输出开关器件(M1、M2)相连并且对应于输入和输出控制信号控制输出开关器件(M1、M2)进入导通或非导通状态，以及驱动能力改变部分(30A、30B)，所述驱动能力改变部分与第二开关电路(M3、M6)串联连接并且当输出控制信号处于禁止输入信号通过的输出禁止状态时限制输出开关器件(M1、M2)的驱动能力。
文档编号H03K19/0175GK101154942SQ200710151739
公开日2008年4月2日 申请日期2007年9月27日 优先权日2006年9月29日
发明者富田光明, 永谷修一, 铃木礼树 申请人:富士通株式会社