专利名称：基于电压供给调制振荡器频率的方法和电力管理体系结构的制作方法
技术领域：
本发明涉及用于基于电压供给调制频率的方法和系统，并且更特别地， 涉及基于电压供给调制振荡器频率的方法和电力管理体系结构。
背景技术：
对于在低或超低电力环境中的^Mt而言，重要的是能够在可变电力供 给下操作。低电力环境的例子包括射频识别(RFID)应用，以及测量结构 中的振动的设备。在这样的设备中，并非罕见的是从例如像光、振动等这 样的外部源收集有限和间歇数量的能量。在保持波形因数(form factor) 和低成本的尝试中，该设备并不具有典型的电源，例如，AC(交流)适配 器、电池、大电容器或其它蓄电设备(supply storage device)。由于在这 些设备中缺乏任何典型的电源，可用电力与供给电压一样是间歇的，并且 因而，必须改变逻辑时钟频率来满足时序.控制负载(逻辑)以便高效使用电压供给变化是复杂的，并且在该复 杂控制中所使用的工艺和电路消耗能量。独立地控制电压和频率需要这样 的处理器(或状态机)定序(sequencing)，即该处理器(或状态机)定 序确保所有的频率i殳置都可以由对应的电压支持.另外，在具有不精确容 差(inexact tolerance)的环境中使用该类型的控制会造成对可用电力的低 效使用。更具体地，在已知的系统中，有必要构建频率查找表，其包括支持相 应电压的频率的列表.然而，因为电压与频率之间的关系不是直观函数， 即频率和电压不具有线性关系，所以构建这样的查找表并非无足轻重的任 务。为了构建查找表，因而有必要在不同电压对每个电路进行复杂的时序
分析以确定相应的频率。然后，该时序分析可以用于创建频率查找表。同样，状态机或处理器可以用于确定所需要的电压/频率关系。然而， 状态机或处理器的使用在电力消耗上是非常昂贵的。当然，这将降低设备的整体性能。同样，状态机的使用是非常复杂的，因为其需要许多电i^L 术。借助于更具体的例子，在当前的系统中，对于当前给定性能电力消耗， 为了最小化电力，两种控制是必要的，电压和时钟频率。该控制可以是内 部或外部的。必须小心控制电压和时钟频率以确保时钟频率可以由任意给定电压支持。如图1所示，内部或外部控制向DAC和分频器提供控制。 在该例中，逻辑芯片由可编程电源驱动。当希望低电力^Mt时(权衡最大 性能)，可以(通过振荡器/分频器)降低时钟频率，而这又允许降低电力 供给。在这样的系统中，在不首先降低时钟频率的情况下，不能够降低供 给电压。如果在不首先降低时钟频率的情况下降低了供给电压，则将不满足时序。在这样的已知系统中，振荡器频率并不跟踪电源；而是通过受控 逻辑和外部逻辑控制器来控制电源和成振荡器/分频器。发明内容在本发明的第一方面， 一种用于基于电压供给调制振荡器频率的系统 包括具有逻辑操作频率的逻辑单元，以及产生自调节时钟以便与所述逻 辑IMt频率相匹配的设备。所述设备被配置以使用供给电压作为独立变量， 以便对所述供给电压中的不同电压变化优化设备^lt。在本发明的另一方面， 一种系统包括具有逻辑^作频率的逻辑单元，操作充分匹配的模块。在本发明的又一方面， 一种用于确定电路中最慢路径的方法包括对 于从Vmin到Vmax，找到具有最坏情况余量(worst case slack)的^§4^ 以及提取和M所述具有最坏情况余量的路径的路径数据。当找到最后的 工艺拐点(process corner )并且VDD=Vmax时，该工艺创建并JL改置反馈
参考路径到所述电路中。
图l表示需要两点控制的常规系统； 图2根据本发明的实施例示出了示例性控制流程图； 图3根据本发明的实施例示出了示例性电路布图； 图4根据本发明的实施例示出了示例性电路布图； 图5根据本发明的实施例示出了示例性电路布图； 图6依照本发明的实施例示出了使用倍频器的示例性时序； 图7根据本发明的实施例示出了示例性电路布图； 图8祁*据本发明的实施例示出了示例性电路布图； 图9^fl据本发明的实施例示出了示例性电路布图； 图IO根据本发明的实施例示出了示例性电路布图； 图11示出了在流水线定时(pipeline clocking)中时钟之间的异相校 准(out of phase alignment);图12根据本发明的实施例示出了示例性电路布图；以及 图13是实现^L据本发明的实施例的步骤的流程图。
具体实施方式
本发明涉及一种用于基于电压供给调制频率的方法和系统，并且更特 别地，涉及基于电压供给调制振荡器频率的方法和电力管理体系结构.本 发明的系统和方法降低了复杂度以及消耗能量的附加控制电路。本发明的 系统和方法还对控制消除了很多不精确容差，这些不精确容差减弱了对电 力的高效使用。在实施例中，本发明的系统和方法被配置以便以模拟设备操作的方式、 基于供给电压调制振荡器的频率。借助于例子，振荡器(频率/电源)的传 递函数(transfer function)可以是具有参考电路/躲以便g设备械的 闭环或者开环(编程于振荡器电路中)。
在实施例中，如下文较为详细讨论的，存在若干选项以实现在设计、 时序分析和时序优化方面具有各种复杂度级别的本发明的功能性。例如，本发明包括(i) 在开环系统中，监控供给电压并且选择对应的频率(算法/表驱动)；(ii) 驱动系统时钟的环形振荡器(RO),其中RO正流出(runoff) 与逻辑相同的供给；(m)作为(ii)的细化，在RO中复制"慢速路径(slowpath)";(iv) 作为(iii)的细化，基于供给电压将多个"慢速"路径接入RO;(v) 作为(vi)的细化，自动选择最慢路径；(vi) 作为(v)的细化，基于时钟相位或跃迁方向(transition direction)选择最'艮5$4圣；和/或(vii) 作为(v)或(vi)的细化，在跟踪关键路径(critical path) 的操作时，抽样逻辑可以被移近将要被监控或者驱动不同电力岛上的振荡 器的电路。图2示出了实现本发明实施例的、说明性的一般流程图。图2 (以及 文中所描述的其它流程图)可以同样代表本发明的高级框图，图2 (以及 文中所描述的其它流程图)的步骤可以M户机服务器关系中的服务器实 现和执行，或者它们可以在具有传送到用户工作站的^^作信息的用户工作 站上运行。另外，本发明可以采取全硬件实施例、全软件实施例或既含硬 件又含软件元素的实施例的形式。在实施例中，以软件实现本发明，其包括但不限于固件、常驻软件、 微码等。另外，本发明可以采取可访问于计算机可用或计算机可读介质的 计算机程序产品的形式，该计算机可用或计算机可读介质提供由计算机或 任何指令执行系统使用的或者与计算机或任何指令执行系统结^^吏用的程 序代码。对于该描述来说，计算机可用或计算机可读介质可以是能够容纳、 存储、通信、传播或传送由指令执行系统、体系或设备使用的或者与指令 执行系统、体系或设备结>^吏用的程序的任何体系。介质可以是电子、磁
性、光学、电磁、红外或半导体系统(或体系或设备)或者传^Nh质。计 算机可读介质的例子包括半导体或固态存储器、磁带、可装卸计算^ut盘、随机访问存储器(RAM)、只读存储器(ROM)、硬磁盘和光盘。光盘 的当前的例子包括只读光盘存储器(CD-ROM)、读/写光盘(CD-R/W) 和DVD。返回参照图2，在步骤200，做出降低由设备消耗的电力的决策。在步 骤205，依照本发明改变电压。类似地，在步骤210，做出提高由设备消耗 的电力的决策。在步骤215，依照本发明改变电压。如所示出的，由于频 率是依照本发明而被自动改变的，因此可以在不涉及频率查找的情况下改 变电压，并且同样地，也不存在对常规系统中所指出的复杂电路或其它缺 点的要求。图3示出了可用于实现本发明的方面的示例性电路布图，图3的电路 布图100被提Wt为说明性例子。因此，本领域的普通技术人员应当理解 其它的电路布图也可以用于实现本发明。在示例性电路布图100中，时钟 频率由可用电力(电压)直接控制。在该实现中，本发明包括驱动系统时 钟(逻辑单元)110的压控振荡器(VCO) 105，其中VCO传递函数会与 逻辑单元110的逻辑IMt相匹配.在实施例中，将传递函数设计到VCO 电路中，可选地，直接从VCO105可以测量电压并且使用表来选择合适的 频率.更具体地，在图3所示出的实施例中，电路100对于给定性能简化了 控制并且最小化电力.以这种方式，使用VCO 105固有的供给电压/频率 关系，通过Vdd拔^供对用于系统的VCO频率的控制的设计。该实施例还 利用了单片VCO 105与逻辑单元110之间耦合的性能(延迟和频率)。如 本领域的普通技术人员在阅读和理解了本公开之后可以实现的那样，将 VCO 105与逻辑单元110之间延迟和频率的耦合没计到用于优化电力性能 的电路中。因而，使用本发明的系统，可以基于Vdd调节频率，例如，Vdd 的减小将导致频率的减小，以及Vdd的增大将导致频率的增大.图4依照本发明示出了另一示例性电路布图，在该实现中，环形振荡
器(RO) 115用于实现本发明。在该实现中，RO 115可以包括一系列变 换器(invertor)，其对于给定电压会使振荡器频率与逻辑单元110的iUL 相匹配。也就是说，在实现中，仅使用供给电压作为变量，ROU5将会在 与逻辑单元110相同或大致相同的频率成环(ring)。 在图4的实施例中，Cycle Time (周期时f司)=Tlongestpath (最姊径)+ guardband (防护带)。 在实现中，周期时间是锁存器到锁存器(latch to latch)延迟，Tlongestpath 是最长逻辑JS^圣，其将充当限制因子，并且防护带是配线中的延迟。最长 逻辑路径将在RO 115上设置限制以使其本身决不运行得比电路快。本领 域的技术人员应当理解到，逻辑对于给定电压应当尽可能的快，但是不应 当比对于给定电压的给定频率更快。在实施例中，最长路径是通it^逻辑 单元110复制设计数据并将其插入RO 115中而创建的。图5依照本发明示出了另一示例性电路布图。在该实现中，RO 115 具有一般标为参考数字118的"慢速路径"反馈。更特别地是，在图4的 RO的变体中，该实施例使用在时序分析中找到的最长路径来创建将1^ 实际电路的复制路径118。在图5所示出的实施例中，路径118复制于在 时序分析中找到的最坏情况路径。以这种方式，通过添加反馈路径(例如， 配线)118到RO 115，就有可能将附加延迟添加到电路中。反馈路径118 (或RO 115)可以包括被设计成对诸如沟道长度(或叠 加电容(overlap capacitance)，或者对特定应用来说关鍵的其它参数)的 关键工艺M敏感的控制结构，以便进一步调谐ROU5。还可以选择在反 馈路径118中所使用的电路来跟踪特定工艺参数中的变化(或随时间的性 能偏移).在实施例中，可以调整或调节(即，通过添加/删除阶段)反馈路径118 (或ROU5),这可以数字地、利用熔丝或在设计中物理地完成。如果所 希望的是使RO 115跟踪特殊的工艺^lt，则可以进行该调整/调节以强调 特定的敏感性。同样，设想可以接通/断开各种调整选项，各使得RO 115 对特定的工艺参数敏感。这样的例子包括极短或极长沟道设备、栅电容对比叠加电容，低vt设备对比高vt设备，等等。有可能在逻辑路径附a置参考(例如，RO和反馈路径)以最小化跨芯片差异。此外，如参照图5 所示出的，RO 115可以包括具有串联的"NAND (与非)"门和"NOR (或非)"门的单个>^相器(inverter)(形成奇数个变换器)。这是调谐 RO 115的众多不同的选项之一。在任选的实施例中，可以将倍频器120插入到RO 115与逻辑单元110 之间。在该实施例中，可能已经使RO 115变得敏感从而在两倍所需频率 成环。但是，通过使用倍频器120，将纠正频率在对于所设计的逻辑单元 合适的频率运行。这样应当理解到，在该任选实现中，倍频器120将如图 6中所图示的在每个跃迁处提供脉冲。图7依照本发明示出了另一示例性电路布图。在图7的实施例中，RO 115具有可开关的"慢速^"反馈。在图7的实施例中，在最慢路径可 能不唯一的情况下，可以选择若干路径用于监控，其中将当前条件下的最 慢i^f圣接入环形振荡器的反馈循环。在这种情况下，可以在各种电压下使 用时序分析以确定最慢路径并且接入其"双重"参考路径。在图7的实施例中，三条路径，A、 B和C,代表可以在时序分析中 显现的5M^长度和逻辑的不同的混合。在该例中，路径"A"代表由逻辑 延迟所支配的长路径，路径"B"代表由连线长度所支配的路径，而路径 "C"代表作为路径"A"和路径"B"的混合的路径，可以从供给电压上 的最坏情况时序拐点(timing corner)选择路径"A" 、 "B"和"C"。 在这样的情形下，抽样/数字化供给电压并且基于电源电压选择正确的反馈 路径。在该例中，由于电膝故配置以在开关之前等待所有路径积累，因此 会自动选捧最坏情况路径。在任选的实施例中，可以将倍频器120插入到 RO 115与逻辑单元110之间。图8依照本发明示出了另一示例性电路布图。在图8的实施例中，通 过使用逻辑^^r测最慢路径，可以消除对"关鍵"5M^的切换，在该例中， 在RO 115与逻辑单元110之间的路径中提供置位/复位锁存器125。在任 选的实施例中，可以将倍频器120插入到置位/复位锁存器125与逻辑单元110之间。在置位(S)的输入处是"AND (与)"门130，并且在复位(R)的 输入处是"NOR (非或)"门135。因而，"AND"门130的输出将提供 信号给置位(S)，并且在"NOR"门135的输出处将提供给复位(R)的 信号。在某种^组合的情况下将三条路径，A、 B、 C，选为是关键的。 在该实施例中，将关键路径的上升沿提供给"AND"门130,从而使得最 慢路径控制"AND"门130到置位/复位锁存器125的输出。当最后的路径 产生由低到高的跃迁时，置位/复位锁存器125的输出变高。同样地，在负 跃迁(negative transition )时，所有5$^都必须是"0"，以便满足对置位 /复位锁存器125的"NOR"(否定的"OR")变低。因此，"NOR"门 135的输出是"l"，并且置位/复位锁存器125的复位功能将信号复位为"0"。 另一方面，"AND"门130的输出是"0"，并且置位/复位锁存器125的 置位功能输出"0"。因而，如应当理解到的，AND/OR门提供了关于最 慢跃迁的信息，并且置位/复位锁存器125可以区分出上升沿和下降沿。图9依照本发明示出了另一示例性电路布图。在图9的实施例中，可 以如上所述来选择基于跃迁方向具有最慢路径反馈的RO。例如，任选地， 可以基于时钟相位或跃迁敏感性来选择路径.可以发现一些路径仅在时钟 的低相位(或"0" > "1"数据跃迁)或者时钟的高相位(或"1" > "0" 跃迁)上具有"负余量(negative slack)"。在该情形下，只需要将所关 心的边沿抽样为"最坏情况"时序。在图9的例子中，发现路径"A"在时钟低(上升沿)和时钟高(下 降沿)上都具有"最坏情况余量"，因此其被包括在"1"和"0"两条反 馈路径上的参考路径中。发现路径"B"仅在时钟高上引起负余量，因此 其不被包括在时钟低"最坏情况"时序参考中。仅发现路径"C"在时钟 低时具有最坏情况余量，并且其仅被包括在上升沿测试中。仍然参照图9，在RO 115与逻辑单元110之间的路径中提供置位/复 位锁存器125。在置位(S)功能的输入处是"AND"门130，并且在复位 (R)功能的输入处是"NOR"门135。在该例中，在"AND"门130处
的输入路径达到"l";而在"NOR"门处的输入5M圣达到"0"。以这样 的方式，并且如以上所讨论的，电路可以在其允许时序的最后沿传播通过 置位/复位锁存器125之前等待"最坏"路径。因此，在抽样任意数目的路 径之后，可以自动和动态地选择最慢路径，因而确保RO 115具有总是在 最长路径处成环而与电压无关的振荡。图10依照本发明示出了另一示例性电路布图。更特别而言，参照图 10,路径da和db驱动"AND"门130，并且路径C2a和C2b驱动"NOR" 门135。以这样的方式，将路径da和db馈送至置位/复位锁存器125的 置位输入；而将路径Ch和C2b馈送至置位/复位锁存器125的复位^"入。在实施例中，将^da、 Clb、 C2a和C2b中的反相器115a提供至正确的极性。由于变换器的放置和数目(例如，奇数个变换器)，在"AND"门 130处的输入路径达到"1"，并且在"NOR"门135处的输入路径达到"0"。 因此，"NOR"门135的输出是"1"，并且置位/复位锁存器125的复位 将信号复位为"0"。因而，如本领域的技术人员应当理解的，复位可以在 其输出上将"0"转换为"1"。另一方面，"AND"门130的输出是"0"， 并且置位/复位锁存器125的置位输出"0"。如应当理解到的，在常规的单个电平闩锁(levellatch)(透明锁存器 (transparent latch))流水线中，如图11所示，在获得合适的时钟负载 周期(duty cycle)和频率方面存在固有的问题，即，时钟C2是时钟CI 的倒相(inverse)，然而对于给定电力的最优频率，这些时钟的负载周期 需要在对应的时钟锁存器(Cl-锁存器或C2-锁存器)之前与逻辑电路的延 &目关联。为了对流水线定时中的这一固有问题进行弥补，在图10的实施 例中，置位/复位锁存器125的输出会通过Cl馈送至反相器125a或者通过 C2馈送至緩沖器125b。反相器125a会将信号相移180度，以便提供在 Cl与C2之间具有适当相位关系的时钟速度。该结构允许时钟负栽周期以 及频率在流水线的每个相位中与单独的电路相匹配。图12示出了使用图8-10的实施例的置位/复位锁存器125的另一示例 性电路布图。在该实施例中，可以将参考电路140a、 140b和140c在它们
尝试匹配的电路附近跨芯片移动。在这种情况下，参考电路处于分离的电力岛140a、 140b和140c中，这些电力岛在任意给定时间可以或可以不施 加电力。在实施例中，需要栅栏(fencing) 150来将非现用电路从振荡器 ^J绩环路断开。图13是实现本发明的步骤以确定最坏情况路径的流程图。在步骤 1300,设置工艺用于Vdd-Vmin到Vmax。在步骤1305，设置工艺以便， 找到对于Vmin的慢速拐点以;M"于Vmax的快速拐点(或者在Vmin到 Vmax之间的Vx的任何拐点)。在步骤1310，对于Vmin到Vmax找到 具有最坏情况余量的路径。在步骤1315，对关于是否已经找到与先前对该 工艺的实现中相同的路径进行确定。如果未找到相同的路径，那么系统在 步骤1320提取和M路径数据，并且继续到步骤1325。如果在步骤1315 找到了相同的路径，则在步骤1325对关于路径是否关联于最后的工艺拐点 进行确定，如果其不是，那么工艺返回到步骤1310。如果其是最后的工艺 拐点，则在步猓1330对关于是否VDD = Vmax进行确定。如果VDD不等于 Vmax，则工艺返回到步骤1300。如果V加-Vmax，那么工艺在步骤1335 创建和放置反馈参考路径。如现在应当理解的，本发明提供了一种体系结构和方法，其使用VCO 或环形振荡器(或类似的结构)来产生对于工艺/电压变化优化的自调节时 钟。该体系结构和方法被配置以使用供给电压作为独立变量来管理电力， 而同时优化电力/工艺变化上的时钟频率。该体系结构和方法使用被i殳计成 对诸如沟道长度(或叠加电容等)的关鍵工艺^t敏感的RO中的电路(门 和配线)。该方法包括用于选择在动态电力控制/时钟优化中使用的关鍵电 路(路径)的工艺步骤'可以选择电路来跟踪特定工艺^lt中的变化。如 果希望的话，可以使用多个反馈#来确保在全局定时(最慢#被选择) 中顾及跨芯片的工艺变化。可以基于跃迁方向或时钟相位动态地选择#。 另夕卜，可以数字地、利用熔丝或者在设计中物理地调整或调节反馈路径(振 荡器反馈路径)。如果所希望的是使振荡器跟踪特殊的工艺^t，则可以 完成该调整/调节以强调特定的敏感性。可以接通/断开各种调整选项，R 得振荡器对特定的工艺参数敏感。虽然已经根据示例性实施例描述了本发明，但是本领域的技术人员可 以认识到本发明可以在修改的情况下并且在所附权利要求的精神和范围内 实施。
权利要求
1. 一种用于基于电压供给调制振荡器频率的系统，其包括 具有逻辑操作频率的逻辑单元；以及产生自调节时钟以便与所述逻辑操作频率相匹配的设备，所述设备被 配置以使用供给电压作为独立变量，以便对于所述供给电压中不同的电压 变化优化i殳备^t。
2. 根据权利要求l的系统，其中所述设备是压控振荡器和环形振荡器 之一，所述设备参数包括时钟频率，并且所述设备被配置以使用所述供给 电压作为对所述时钟频率的控制。
3. 根据权利要求2的系统，其中所述压控振荡器具有与所述逻辑操作 相匹配的传递函数，并且所述环形振荡器具有与所述逻辑操作相匹配的电 路，从而使得频率与所述逻辑单元的速度对于给定电压相匹配，
4. 根据权利要求3的系统，其中所述压控振荡器或环形振荡器枕故置 以最小化跨芯片差异。
5. 根据权利要求2的系统，其中所述环形振荡器包括至少一条反馈路 径，所述至少一条反馈路径包拾故配置成对关鍵工艺参数敏感的结构。
6. 根据权利要求5的系统，其进一步包括用于调整所述至少一条反馈 路径以强调特定敏感度的装置。
7. 根据权利要求5的系统，其中所述反馈路径是复制于在时序分析中 所找到的最坏情况的路径。
8. 根据权利要求2的系统，其进一步包括被接入所述环形振荡器的反 馈环路中的多条^^'
9. 根据权利要求7的系统，其中所述多条5g4圣^在时序分析中显现 的路径长度和逻辑的不同的混合。
10. 根据权利要求8的系统，其进一步包括置位/复位锁存器，以便自 动选择和切换到所述多条路径的最慢路径。
11. 根据权利要求10的系统，其进一步包括输出信号至所述置位/复位锁存器的"置位"功能的"与"门，以及输出信号至所述置位/复位锁存 器的"复位"功能的"或非"门，其中通过使用所述置位/复位锁存器检测所述最慢路径来消除对路径的切换，将所^径的上升沿提供给所述"与"门，从而使得所述最慢路径控 制所述"与"门的输出，所述置位/复位锁存器的输出在最后的路径产生由低到高的跃迁时变高，在负跃迁时，所^径是"o"以满足用于所述置位/复位锁存器的"或"门变4氐，以及所述与门和所述或门提供关于所述最慢路径的信息，并且所述置位/ 复位锁存器区分上升沿和下降沿。
12. 根据权利要求2的系统，其进一步包括位于所述环形振荡器与所 述逻辑单元之间的倍频器。
13. 根据权利要求2的系统，其中正在驱动系统时钟的环形振荡器正 流出与所述逻辑单元相同的供给。
14. 一种系统，其包括 具有逻辑操作频率的逻辑单元；以及用于仅使用供给电压作为控制变量来优化频率以便与所述逻辑单元的 逻辑操作频率充分匹配的装置。
15. 根据权利要求14的系统，其中所述装置是压控振荡器和环形振 荡器之一，所述压控振荡器具有与所述逻辑操作相匹配的传递函数，并且 所述环形振荡器具有与所述逻辑操作相匹配的电路，以便使用单个变量而 使频率与所述逻辑单元的i4^对于给定电压是匹配的.
16. 根据权利要求15的系统，其中所述环形振荡器包括至少一条反 馈路径，所述至少一条反馈路径包括被配置成对关鍵工艺参数敏感的结构。
17. 根据权利要求15的系统，其进一步包^L接入所述环形振荡器 的^Jt环路中的多条路径，所述多条路径代表在时序分析中显现的路径长度和逻辑的不同的混合。
18. 根据权利要求17的系统，其进一步包括置位/复位锁存器，以便 自动选择和切换到所述多条路径的最慢路径。
19. 一种用于确定电路中的最慢^f圣的方法，其包括 对于Vmin到Vmax，找到具有最坏情况余量的路径； 提取和保存所述具有最坏情况余量的路径的#数据;以及在找到最后的工艺拐点并且VDD=Vmax时，创建并ib改置反馈参考路 径到所述电路中。
20. 根据权利要求19的方法，其进一步包括设置用于Vdd == Vmin 到Vmax的工艺以及用于找到对于Vmin的慢速拐点和对于Vmax的快速 拐点的工艺。
全文摘要
一种用于基于电压供给调制逻辑时钟振荡器频率的方法和系统。所述系统包括具有逻辑操作的逻辑单元，以及产生自调节时钟以便与所述逻辑操作相匹配的设备。所述设备被配置以使用供给电压作为独立变量以便对于电压变化优化设备参数。
文档编号H03B5/12GK101145757SQ200710149298
公开日2008年3月19日 申请日期2007年9月11日 优先权日2006年9月12日
发明者C·B·雷纳德, C·R·奥格尔维, K·J·古德诺, K·R·威廉姆斯, S·T·文特罗内 申请人:国际商业机器公司