专利名称：栓锁式电平偏移电路的制作方法
技术领域：
本发明关于一种电平偏移电路，且更具体地说，本发明关于一种栓锁式(latch-type)电平偏移电路，其适合用于液晶显示器(Liquid Crystal Display; LCD)面板的源极驱动器中。
背景技术：
电平偏移电路通常使用于将一具有低电平的电路所产生的信号转换至一 具有较高电平的电路；因此，电平偏移电路可应用于需要低电源电压及多电 源的各种现代装置。当将电平偏移电路用于LCD面板的源极驱动器中时，其功 能中的一将具有逻辑电源VDDD(例如，约3. 3伏特)或逻辑接地VSSD(即，0伏特) 的信号分别转换为具有驱动器电源VDDA(例如，约在8. 0伏特与13. 5伏特的间) 或驱动器接地VSSA(即，O伏特)的信号。图l(a)及图l(b)表示用于LCD面板的 源极驱动器中的公知电平偏移电路l的运作。公知电平偏移电路l包含高电压 (HV)PMOS晶体管C及D、 HV丽OS晶体管A及B，及HV PMOS晶体管E。 HV PMOS晶 体管C及D的源极经由HV PMOS晶体管E电连接至驱动器电源VDDA。 HV PMOS晶体 管D的栅极电连接至HV PMOS晶体管C的漏极。HV PMOS晶体管C的栅极电连接至 HV PMOS晶体管D的漏极。HV丽OS晶体管A及B分别接收输入信号INB及IN，其 中输入信号IN与INB彼此互补。HV丽OS晶体管A及B的漏极分别电连接至HV PMOS晶体管C及D的漏极。HV腿OS晶体管A及B的源极电连接至驱动器接地 VSSA。参图l(a),当将处于具有逻辑电源VDDD的电平的高状态的输入信号IN施 加至HV丽OS晶体管B的栅极时，HV PMOS晶体管C的栅极为接地的(即，处于驱 动器接地VSSA)。藉此，HV画OS晶体管B及HV PMOS晶体管C处于导通状态且节 点S1的输出信号0UT处于具有驱动器电源VDDA的电平的高状态。然而，HVNMOS 晶体管A的栅极接收处于G伏特的低状态的反转输入信号INB,且HV PMOS晶体 管D的栅极接收输出信号OUT的电平；因此，HV丽OS晶体管A与HV PMOS晶体管 D处于关断状态(以十字标记指示)。因此，处于具有逻辑电源VDDD的电平的高状态的输入信号IN被转换为处于具有驱动器电源VDDA的电平的高状态的输出 信号0UT。参图l(b),当输入信号IN自具有逻辑电源VDDD的电平的高状态切换 为具有逻辑接地VSSD的电平的低状态且被施加至HV画OS晶体管B的栅极时， HV画OS晶体管B处于关断状态。同时，反转输入信号INB自具有逻辑接地VSSD 的电平的低状态切换为具有逻辑电源VDDD的电平的高状态，且被施加至應OS 晶体管A的栅极。因此，节点S1的输出信号0UT及HV PMOS晶体管D的栅极皆接 地。藉此，HV PM0S晶体管D处于导电状态且节点S2处的电平处于具有驱动器 电源VDDA的电平的高状态并使HV PMOS晶体管C处于关断状态。故，HV薩OS 晶体管A与HV PM0S晶体管D处于导电状态且节点S1的输出信号0UT处于具有驱 动器接地VSSA的电平的低状态；HV丽OS晶体管B与HV PMOS晶体管C则处于关 断状态(以十字标记指示)。因此，处于具有逻辑接地VSSD的电平(O伏特)的低 状态的输入信号IN被转换为处于具有驱动器接地VSSA的电平(O伏特)的高状 态的输出信号OUT。在图1 (a)及图1 (b)的公知电平偏移电路l中，输入级包含HV丽OS晶体管。 当公知电平偏移电路l用于低电压应用(例如，1. 8伏特的输入信号)时，HV 丽OS晶体管A不能平滑地自"关断"(即，不导通状态)切换为"导通"(即， 导通状态)。因此，公知电平偏移电路l不能正确改变状态，且甚至可能无法 改变状态。亦即，HV丽OS晶体管A自"关断"切换为"导通，，的能力为不可 靠的，使得完成自"关断，，切换为"导通，，可能需要较长时间。因此，四个 HV晶体管A-D可能在某瞬间被同时导通，从而感应出经由公知电平偏移电路l 流动至驱动器接地VSSA的DC电流。 一般在设计使用于源极驱动器内部的电平 偏移电路时，通常将六组或八组(每组四个)HV晶体管A-D (或称晶体管位组ll) 连接至提供驱动器电源VDDA的HV PMOS晶体管E。请注意，每晶体管位组ll对 应于1位数据。若源极驱动器具有384个输出通道(output channel)且每一通 道含有6个位，则该源极驱动器中将具有386x 6个电平偏移电路。此等386x6 个电平偏移电路的电路布局将造成一较大的等效电阻。当DC电流流经该较大 的等效电阻时，VSSA的电平将自接地电平上升，进而造成某些组(每组四个) HV晶体管A-D ll中的HV丽OS晶体管A变得难以导通(导通)。结果，^^知电平 偏移电路l被栓锁且同时有一DC电流流经该公知电平偏移电路l。参图2，其展示公知电平偏移电路l,其与低电压(LV)输入级2相组合以解 决公知电平偏移电路l的转态的问题，具有由电荷泵(charge pump，未示出)提供的内部电源IR的LV输入级2经由第三节点S 3连接至图1 (a)的HV薩0S晶体 管B的栅极。然而，当施加处于高状态的输入信号DIN(其来自具有小于内部电 源IR的电平的外部电源)时，反相器21的LVPMOS晶体管210无法完全关断，因 此导致漏电流。此外，藉由使用电荷泵的设计，由内部电源IP提供的上限电 压(u卯er voltage)不能超过Hi (DIN)+Vt,否则LV PM0S晶体管21 O会导致漏电 流，其中Hi (DIN)为处于高状态的输入信号DIN的电平且Vt为LV PM0S晶体管210 的阈^f直电压(threshold voltage)。发明内容本发明的一目的为提供一种栓锁式电平偏移电路，其以栓锁式电路取代 公知电平偏移电路中的反相器，以承受具较高电平的内部电源而无漏电流产 生，并具较佳的转态能力。本发明的另一目的为提供一种栓锁式电平偏移电路，其以具高电平控制 (high-level controlled)的电平偏移电^各取代/>知电平偏移电^各中的反相 器，以达到无漏电流、具优异的转态能力及省略电荷泵电路的特性。为达到上述目的，本发明揭示栓锁式电平偏移电路的第一实施例，其包 含第一栓锁式电路及第二栓锁式电路。该第一栓锁式电路由一独立参考电压 供电，且接收一差动对低电压(LV)输入信号以产生一差动对中间信号。该第 二栓锁式电路由一内部参考电压供电，且接收该差动对中间信号以产生一差 动对高电压(HV)输出信号。该栓锁式电平偏移电路的第一实施例进一步包含 一选择性地向第二栓锁式电路提供该内部参考电压的开关电路。而且，该栓 锁式电平偏移电路的第一实施例进一步包含一电荷泵电路，该电荷泵电路用第二实施例的栓锁式电平偏移电路包含第一栓锁式电路、第二栓锁式电 路及一HV画0S晶体管。该第一栓锁接收一差动对LV输入信号以产生一差动对 中间信号。该第二栓锁式电路由一内部参考电压供电，且接收该差动对中间 信号以产生一差动对HV输出信号。该HV丽OS晶体管具有一接收该内部参考电 压的漏极、 一接收预定限制电压的栅极，及一为该第一栓锁式电路供电的源 极，以防止该第一栓锁式电路遭受HV损害。该栓锁式电平偏移电路的第二实 施例进一步包含一选择性地向第二栓锁式电路提供该内部参考电压的HV开关 电路。
图1 (a)及图1 (b)展示公知电平偏移电路的运作；图2表示与低电压输入级组合的公知电平偏移电路；图3表示根据本发明的第 一实施例的栓锁式电平偏移电路的方块4表示图3中使用的第 一栓锁式电路的 一 实施例；图5表示根据本发明的第二实施例的栓锁式电平偏移电路的方块图:图6表示图5中使用的第 一栓锁式电路的 一 实施例。主要元件符号说明I />知电平偏移电^各3、 4栓锁式电平偏移电路II 晶体管位组31、 41 第一栓锁式电路 43 HV NM0S晶体管 A、 B HV NM0S晶体管 IN、 INB、 DIN 输入信号2 j氐电压输入级21、 22 反相器32、 42 第二栓锁式电路210 LV PM0S晶体管C、 D、 E HV PM0S晶体管IN1、 IN1B、 IN2、 IN2B 差动对LV输入信号IR 内部电源 IRV 独立参考电压Ml、 M1B、 M2、 M2B 差动对中间信号 OUT输出信号Sl、 S2、 S3、 S4、 S5、 S6、 S7 节点 Tl、 T2、 T5、 T6 PM0S晶体管 T3、 T4、 T7、 T8 丽0S晶体管VB预定限制电压 VSSA 驱动器接地VDDA 驱动器电源具体实施方式
图3表示根据本发明的第一实施例的栓锁式电平偏移电路3的方块图。栓锁式电平偏移电路3包含第一栓锁式电路31及第二栓锁式电路32。在此实施例 中，第二栓锁式电路32等效于图l(a)的公知电平偏移电路l。第一栓锁式电路 31由独立参考电压IRV供电，且接收一差动对LV输入信号IN1及IN1B以产生一 差动对中间信号M1及M1B，中间信号M1及M1B作为第二栓锁式电路32的输入信 号。第二栓锁式电路32由内部参考电压VDDA(即，驱动器电源)供电，且接收 该差动对中间信号M1及M1B以产生一差动对HV输出信号0UT1及0UT1B。在其他 实施例中，栓锁式电平偏移电路3可进一步包含一选择性地向第二栓锁式电路 32提供内部参考电压VDDA的开关(未示出)。该开关可以是一MOS晶体管。栓锁 式电平偏移电路3进一步包含一电荷泵电路(未示出)，该电荷泵电路用以提升 一低于内部参考电压(VDDA)的外部参考电压(未示出)以产生独立参考电压 IRV。图4表示图3的第 一栓锁式电路31的 一 实施例。第 一栓锁式电路31包含 PM0S晶体管T1及T2，及画OS晶体管T3及T4。该四个晶体管T1-T4皆为LV晶体管。 PM0S晶体管T1及T2的源极电连接至独立参考电压IRV。画OS晶体管T3及T4的栅 极分别接收差动对LV输入信号IN1及IN1B。 PM0S晶体管T1的栅极电连接至PM0S 晶体管T2的漏极且提供中间信号M1。 PM0S晶体管T2的栅极电连接至PM0S晶体 管T1的漏极且提供中间信号M1B。中间信号M1及M1B形成差动对中间信号。丽OS 晶体管T3及T4的源极电连接至驱动器接地VSSA。丽0S晶体管T3及T4的漏极分 别电连接至PM0S晶体管T1及T2的漏极。与图2相比，图4的第一栓锁式电路31 取代图2的LV输入级2的反相器2 l及2 2 。以下说明第一栓锁式电路31的运作。参看图4，当输入信号IN1处于高状 态(即，输入信号IN1B处于低状态)时，经由导通的丽0S晶体管T3而导通PM0S 晶体管T2，其中PM0S晶体管T2的栅极处于驱动器接地VSSA电平，且节点S4的 中间信号M1处于具有独立参考电压IRV电平的高状态。而且，节点S5的中间信 号M1B处于驱动器接地VSSA电平的低状态。同时，施加至PM0S晶体管T1的栅极 的节点S4的电平等于施加至PM0S晶体管T1的源极的独立参考电压IRV的电平； 因此，即使独立参考电压IRV的电平大于输入信号IN1的电平，不导通的PMOS 晶体管T1仍不会导致漏电流。当输入信号IN1处于低状态(即，输入信号IN1B 处于高状态)时，经由导通的丽0S晶体管T4而导通PM0S晶体管T1，其中PMOS 晶体管T1的栅极处于驱动器接地VSSA电平，且节点S4的中间信号M1处于驱动 器接地VSSA电平的低状态。而且，节点S5的中间信号M1B处于具有独立参考电压IRV的电平的高状态。此时，施加至PMOS晶体管T2的4册极的节点S5的电平等 于施加至PM0S晶体管T2的源极的独立参考电压IRV的电平。故，不导通的PMOS 晶体管T2不会产生漏电流。因此包含第一栓锁式电路31的栓锁式电平偏移电 路3可承受具较高电平的独立参考电压IRV而不会产生漏电流。与图2中的与LV 输入级2结合的公知电平偏移电路l相比，本发明的第 一实施例中不需要额外 晶 体管或成本。图5表示根据本发明的第二实施例的栓锁式电平偏移电路4的方块图。栓 锁式电平偏移电路4包含第一栓锁式电路41、第二栓锁式电路42，及HV丽OS 晶体管43。在此实施例中，第二栓锁式电路42等效于图l(a)的公知电平偏移 电路l。第一栓锁式电路41接收一差动对LV输入信号IN2及IN2B以产生一差动 对中间信号M2及M2B,该中间信号M2及M2B作为第二栓锁式电路42的输入信号。 第二栓锁式电路42由内部参考电压VDDA(即，驱动器电源)供电，且接收该差 动对中间信号M2及M2B以产生一差动对HV输出信号0UT2及01THB。 HV丽OS晶体 管43具有一接收内部参考电压VDDA的漏极、 一接收预定限制电压VB的栅极， 及一为第一栓锁式电路4l供电的源极，以防止第一栓锁式电路41遭受HV损害。 栓锁式电平偏移电路4可进一步包含一选择性地向第二栓锁式电路42提供内 部参考电压VDDA的开关(未示出)。该开关可以是一MOS晶体管。图6表示图5中的第 一栓锁式电路41的一实施例。第 一栓锁式电路41包含 PMOS晶体管T5及T6，及蘭0S晶体管T7及T8。该四个晶体管T5-T8皆为LV晶体管。 PM0S晶体管T5及T6的源极电连接至HV丽OS晶体管43。麵OS晶体管T7及T8的栅 极分别接收差动对LV输入信号IN2及IN2B。 PM0S晶体管T5的栅极电连接至PM0S 晶体管T6的漏极且提供中间信号M2。 PM0S晶体管T6的栅极电连接至PM0S晶体 管T5的漏极且提供中间信号M2B。中间信号M2及M2B形成差动对中间信号。丽OS 晶体管T7及T8的源极电连接至驱动器接地VSSA。丽OS晶体管T7及T8的漏极分 别电连接至PMOS晶体管T5及T6的漏极。与图2相比，图6的第一栓锁式电路 41 (即，用以提供驱动器电源VDDA的具高电平控制的电平偏移电路)取代图2 的L V输入级2的反相器21及2 2 。以下说明第一栓锁式电路41的运作。参看图6，当输入信号IM处于高状 态(即，输入信号IN2B处于低状态)时，经由导通的丽0S晶体管T7而导通PM0S 晶体管T6，该PM0S晶体管T6的栅极处于驱动器接地VSSA电平，且节点S6的中 间信号M2处于具有驱动器电源VDDA电平的高状态，其中HV丽0S晶体管43处于导通状态。而且，节点S7的中间信号M2B处于驱动器接地VSSA电平的低状态。 同时，施加至PMOS晶体管T5的栅极的节点S6的电平等于经由导通的HV丽OS 晶体管43施加至PMOS晶体管T5的源极的具驱动器电源VDDA的电平；因此，即 使驱动器电源VDDA的电平大于处于高状态的输入信号IN2的电平，不导通的 PM0S晶体管T5仍不会导致漏电流。另一方面，当输入信号IN2处于低状态(即， 输入信号IN2B处于高状态)时，经由导通的丽0S晶体管T8而导通PM0S晶体管 T5，该PMOS晶体管T5的栅极及节点S6的中间信号M2均处于驱动器接地VSSA电 平。而且，节点S7的中间信号M2B处于具有驱动器电源VDDA电平的高状态。同 时，施加至PM0S晶体管T6的栅极的节点S7的电平等于经由HV丽OS晶体管43 施加至PM0S晶体管T6的源极的驱动器电源VDDA电平；故此，不导通的PMOS晶 体管T6不会导致漏电流。因此，包含第一栓锁式电路41的栓锁式电平偏移电 路3可承受具较高电平的驱动器电源VDDA而不会产生漏电流。此外，参看图5根据以上实施例，藉由以第 一栓锁式电路取代公知电平偏移电路的反相 器，本发明的第一实施例可以承受具较高电平的内部电源而无漏电流产生； 或藉由以高电平控制的电平偏移电路取代公知电平偏移电路的反相器，本发 明的第二实施例可以达到无漏电流、具优异的转态能力及省略电荷泵电路的 特性。本发明的技术内容及技术特点已揭示如上，然而熟悉本技术的人员仍可 能基于本发明的介绍及揭示而作种种不背离本发明精神的替换及修改。因此， 本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的 替换及修改，并为所提出的权利要求范围所涵盖。
权利要求
1.一种栓锁式电平偏移电路，其包含一第一栓锁式电路，由一独立参考电压供电，该第一栓锁式电路接收一差动对低电压输入信号以产生一差动对中间信号；及一第二栓锁式电路，由一内部参考电压供电，该第二栓锁式电路接收该差动对中间信号以产生一差动对高电压输出信号。
2. 根据权利要求1所述的栓锁式电平偏移电路，其进一步包含一开关电 路，该开关电路选择性地向该第二栓锁式电路提供该内部参考电压。
3. 根据权利要求l所述的栓锁式电平偏移电路，其进一步包含一电荷泵电 路，该电荷泵电路提升一低于该内部参考电压的外部参考电压以产生该独立 参考电压。
4. 根据权利要求l所述的栓锁式电平偏移电路，其中该第一栓锁式电路包含一第一P型金属氧化物半导体晶体管；一第二P型金属氧化物半导体晶体管，其具有一电连接至该第一P型金属 氧化物半导体晶体管的一源极及该独立参考电压的源极、 一电连接至该第一P 型金属氧化物半导体晶体管的一漏极且产生该差动对中间信号中的一者的栅 极，及一电连接至该第一P型金属氧化物半导体晶体管的一栅极且产生该差动 对中间信号中的另 一者的漏极；一第一N型金属氧化物半导体晶体管，其具有一接收该差动对低电压输入 信号中的一者的栅极、 一电连接至该第一P型金属氧化物半导体晶体管的该漏 极的漏极，及一电连接至一接地的源极；以及一第二N型金属氧化物半导体晶体管，其具有一接收该差动对低电压输入 信号中的另一者的栅极、 一电连接至该第二P型金属氧化物半导体晶体管的该 漏极的漏极，及一电连接至该接地的源极。
5. 根据权利要求l所述的栓锁式电平偏移电路，其中该第二栓锁式电路包含一第一高电压P型金属氧化物半导体晶体管，其具有一电连接至该内部 参考电压的源极；一第二高电压P型金属氧化物半导体晶体管，其具有一电连接至该内部参考电压的源极、 一电连接至该第一高电压P型金属氧化物半导体晶体管的 一漏极且产生该差动对高电压输出信号中的一者的栅极，及一电连接至该第 一高电压P型金属氧化物半导体晶体管的一栅极且产生该差动对高电压输出信号中的另一者的漏极；一第一高电压N型金属氧化物半导体晶体管，其具有一电连接至该第一 高电压P型金属氧化物半导体晶体管的该漏极的漏极、 一接收该差动对中间 信号中的一者的栅极，及一电连接至一接地的源极；以及一第二高电压N型金属氧化物半导体晶体管，其具有一电连接至该第二 高电压P型金属氧化物半导体晶体管的该漏极的漏极、 一接收该差动对中间信号中的另一者的栅极，及一电连接至该接地的源极。
6. —种栓锁式电平偏移电路，其包含一第一栓锁式电路，其接收一差动对低电压输入信号以产生一差动对中 间信号；一第二栓锁式电路，其由一内部参考电压供电，且接收该差动对中间信 号以产生一差动对高电压输出信号；以及一高电压M0S晶体管，其具有一接收该内部参考电压的漏极、 一接收一 预定限制电压的栅极，及一为该第一栓锁式电路供电的源极，以防止该第一 栓锁式电路遭受高电压损害。
7. 根据权利要求6所述的栓锁式电平偏移电路，其进一步包含一高电压开 关电路，该高电压开关电路选择性地向该第二栓锁式电路提供该内部参考电 压。
8. 根据权利要求6所述的栓锁式电平偏移电路，其中该第一栓锁式电路包含一第一P型金属氧化物半导体晶体管；一第二P型金属氧化物半导体晶体管，其具有一电连接至该第一P型金属 氧化物半导体晶体管的一源极及该高电压N型金属氧化物半导体晶体管的该 源极的源极、 一 电连接至该第一P型金属氧化物半导体晶体管的 一 漏极且产生 该差动对中间信号中的一者的栅极，及一电连接至该第一P型金属氧化物半导 体晶体管的一栅极且产生该差动对中间信号中的另 一者的漏极；一第一N型金属氧化物半导体晶体管，其具有一接收该差动对低电压输入 信号中的 一者的栅极、 一 电连接至该第一P型金属氧化物半导体晶体管的该漏极的漏极，及一电连接至一接地的源极；以及一第二N型金属氧化物半导体晶体管，其具有一接收该差动对低电压输入 信号中的另一者的栅极、 一电连接至该第二P型金属氧化物半导体晶体管的该 漏极的漏极，及一电连接至该接地的源极。
9.根据权利要求6所述的栓锁式电平偏移电路，其中该第二栓锁式电路包含一第一高电压P型金属氧化物半导体晶体管，其具有一电连接至该内部 参考电压的源极；一第二高电压P型金属氧化物半导体晶体管，其具有一电连接至该内部 参考电压的源极、 一电连接至该第一高电压P型金属氧化物半导体晶体管的 一漏极且产生该差动对高电压输出信号中的一者的栅极，及一电连接至该第 一高电压P型金属氧化物半导体晶体管的一栅极且产生该差动对高电压输出 信号中的另一者的漏极；一第一高电压N型金属氧化物半导体晶体管，其具有一电连接至该第一 高电压P型金属氧化物半导体晶体管的该漏极的漏极、 一接收该差动对中间 信号中的一者的栅极，及一电连接至一接地的源极；以及一第二高电压N型金属氧化物半导体晶体管，其具有一电连接至该第二 高电压P型金属氧化物半导体晶体管的该漏极的漏极、 一接收该差动对中间 信号中的另 一者的栅极，及一电连接至该接地的源极。
全文摘要
本发明关于一种栓锁式电平偏移电路，其包含一第一栓锁式电路及一第二栓锁式电路。该第一栓锁式电路由一独立参考电压供电，且接收一差动对的低电压信号以产生一差动对的中间信号。该第二栓锁式电路由一内部参考电压供电，且接收该差动对中间信号以产生一差动对的高电压输出信号。该栓锁式电平偏移电路的该第一栓锁式电路取代公知电平偏移电路中所使用的反相器，藉此该栓锁式电平偏移电路的转态能力得以改良。
文档编号H03K19/0185GK101232283SQ20071014995
公开日2008年7月30日 申请日期2007年10月8日 优先权日2006年10月6日
发明者张育瑞 申请人:奇景光电股份有限公司