上电复位电路的制作方法
【专利摘要】本实用新型公开一种上电复位电路，其包括顺次电性连接的偏置电流产生模块、上电复位模块及反馈锁存模块；所述偏置电流产生模块用于产生偏置电流；上电复位模块用于产生上电复位电压信号，其中，上电复位模块包括两个串联开关，通过控制两个串联开关的闭合或断开，来调整偏置电流产生模块产生的偏置电流，进而调整上电复位时间；所述反馈锁存模块用于将上电复位模块产生的上电复位电压信号进行锁存，从而抑制上电阶段电源电压在反相器输入电压VIL～VIH之间的抖动，避免输出的上电复位电压信号出现跳变的情况；该反馈锁存模块还包括两个NMOS管串联组成的反馈支路，通过反馈支路对上电复位电压信号进行反馈，实现加速稳定输出上电复位电压信号。
【专利说明】
上电复位电路
技术领域
[0001]本实用新型涉及电子技术领域，特别涉及一种应用于无线充电控制芯片的上电复位电路。
【背景技术】
[0002]通常情况下，电路系统在上电初期，电源电压还未达到稳定的预期状态时，许多电路元器件(例如，半导体器件等)以及电路节点的电压和逻辑状态是不稳定的。为了使电路系统在每次上电后都能从设计者所期望的状态开始操作，可以利用上电复位(Power OnReset，简称为P0R)电路在电源稳定后的一段时间内，该复位信号可强制电路系统处在设计者所期望的初始状态，待复位信号的有效期结束后，电路系统再从所期望的初始状态开始运行。即，它可以对电路系统中的其它模块进行复位操作，从而消除上电初始时电路模块的不稳定态。
[0003]传统的上电复位电路，一般采用PMOS对电容充电，电容极板的电压缓慢上升，经过数级反相器进行整形输出，这种电路结构，如果上电阶段电源电压在反相器输入电压VIL?VIH之间抖动，上电复位输出信号将出现跳变，可能会引起芯片内部其他电路模块的异常。而且，该电路如果要增加上电复位时间，需要减小充电PMOS管的宽长比或者增大电容面积，需要增加芯片面积、改变芯片的布局。因此，上述电路具有以下缺点:1、上电复位输出信号不稳定，容易出现跳变的情况，可能会引起芯片内部其他电路模块的异常;2、不易调整上电复位时间。
【实用新型内容】
[0004]因此，针对上述的问题，本实用新型提出一种上电复位电路，该电路通过上电复位模块设两个串联开关，通过调整两个串联开关的闭合或断开，可调整充电电流，进而调整上电复位时间，避免增加芯片面积;采用反馈锁存模块将上电复位模块产生的上电复位电压信号进行锁存，可有效抑制上电阶段电源电压在反相器输入电压Vil?Vih之间抖动，输出稳定的上电复位信号，避免上电复位电压信号出现跳变的情况，其中反馈锁存模块还设有两个NMOS管串联组成的反馈支路，通过开启反馈支路，反馈上电复位电压信号，可实现加速稳定输出上电复位电压信号。
[0005]为了解决上述技术问题，本实用新型所采用的技术方案如下:
[0006]上电复位电路，包括顺次电性连接的偏置电流产生模块、上电复位模块及反馈锁存模块;所述偏置电流产生模块用于产生偏置电流;上电复位模块用于产生上电复位电压信号，其中，上电复位模块包括两个串联开关，通过控制两个串联开关的闭合或断开，来调整偏置电流产生模块产生的偏置电流，进而调整上电复位时间；所述反馈锁存模块用于将上电复位模块产生的上电复位电压信号进行锁存，从而抑制上电阶段电源电压在反相器输入电压Vil?Vih之间的抖动，避免输出的上电复位电压信号出现跳变的情况。
[0007]为了实现输出稳定的上电复位信号，避免上电阶段电源电压在反相器输入电压Vil?V1H之间抖动，导致上电复位输出信号出现跳变的情况，可能会引起芯片内部其他电路模块的异常，作为一个优选方案，本实用新型利用反馈锁存模块将上电复位模块产生的上电复位电压信号进行锁存，可有效抑制上电阶段电源电压在反相器输入电压Vil?Vih之间抖动，避免输出的上电复位电压信号出现跳变的情况，且本实用新型反馈锁存模块还设有两个NMOS管串联组成的反馈支路，通过开启反馈支路，反馈上电复位电压信号，可实现加速稳定输出上电复位电压信号。
[0008]作为优选方式，所述反馈支路为第四NMOS管N3和第五NMOS管N4串联组成的支路。
[0009]作为一种优选的方式，所述偏置电流产生模块包括第一PMOS管PO、第二 PMOS管P1、第一 NMOS管NO、第二NMOS管NI及电阻RO;所述第一 PMOS管PO的源极连接电源电压，第一 PMOS管PO的栅极与漏极相连，第一 PMOS管PO的栅极与第二 PMOS管Pl的栅极连接，第一 PMOS管PO的漏极与电阻RO的输入端连接，电阻RO的输出端与第一NMOS管NO的漏极连接，第一匪OS管NO的栅极连接电源电压，第一匪OS管NO的源极接地，所述第二PMOS管PI的源极连接电源电压，第二 PMOS管Pl的栅极与第一 PMOS管PO的栅极连接，第二 PMOS管Pl的漏极所第二 NMOS管NI的漏极连接，第二 NMOS管NI的漏极与栅极相连，第二 NMOS管NI的源极接地。
[0010]作为优选方式，所述上电复位模块包括第三PMOS管P2、第四PMOS管P3、第五PMOS管P4、第六PMOS管P5、第一开关K0、第二开关K1、第三匪OS管N2、第一电容CO及第二电容Cl;所述第三PMOS管P2的源极连接电源电压，第三PMOS管P2的栅极与第一 PMOS管PO的栅极、第二PMOS管PI的栅极、第四PMOS管P3的栅极及第五PMOS管P4的栅极连接，第三PMOS管P2的漏极与第四PMOS管P3的源极连接，第四PMOS管P3的漏极与源极通过第一开关KO连接，第四PMOS管P3的漏极与第五PMOS管P4的源极连接，第五PMOS管P4的漏极与源极通过第二开关Kl连接，第五PMOS管P4的漏极与第一电容CO的上极板及第三NMOS管N2的栅极连接，第一电容CO的下极板接地，第六PMOS管P5的源极连接电源电压，第六PMOS管P5的栅极与第三PMOS管P2的栅极、第一 PMOS管PO的栅极及第二 PMOS管Pl的栅极连接，第六PMOS管P5的漏极与第三NMOS管N2的漏极及第二电容Cl的下极板连接，第三NMOS管N2的栅极与第五PMOS管P4的漏极及第一电容CO的上极板连接，第三NMOS管N2的源极接地，所述第二电容Cl的上极板连接电源电压，第二电容Cl的下极板与第六PMOS管P5的漏极及第三NMOS管N2的漏极连接。
[0011]作为优选方式，所述反馈锁存模块包括第七PMOS管P6、第八PMOS管P7、第四NMOS管N3、第五NMOS管N4、第六NMOS管N5、第七NMOS管N6及第三电容C2 ；所述第七PMOS管P6的源极接电源电压，第七PMOS管P6的栅极与第一PMOS管PO的栅极、第二PMOS管PI的栅极、第三PMOS管P2的栅极及第六PMOS管P5的栅极连接，第七PMOS管P6的漏极与第八PMOS管P7的源极连接，第八PMOS管P7的漏极与第六NMOS管N5的源极连接，第八PMOS管P7的栅极与第六NMOS管N5的栅极、第四NMOS管N3的漏极、第二电容CI的下极板、第六PMOS管P5的漏极及第三NMOS管N2的漏极连接，第六匪OS管N5的源极与第七匪OS管N6的漏极连接，第七NMOS管N6的栅极与第二匪OS管NI的栅极和漏极连接，第七匪OS管N6的源极接地，第四匪OS管N3的漏极与第八PMOS管P7的栅极、第六NMOS管N5的栅极、第二电容Cl的下极板、第六PMOS管P5的漏极及第三匪OS管N2的漏极连接，第四匪OS管N3的栅极与第三匪OS管N2的栅极、第五PMOS管P4的漏极及第一电容CO的上极板连接，第四匪OS管N3的源极与第五匪OS管N4的漏极连接，第五匪OS管N4的源极接地，第五NMOS管N4的栅极与第三电容C2的上极板、第八PMOS管P7的漏极、第六匪OS管N5的漏极及所述反馈锁存模块输出端连接，第三电容C2的下极板接地，所述反馈锁存模块输出端连接两个串联反相器，并输出电压POR。
[0012]作为优选方式，所述第一 PMOS管PO、第二 PMOS管Pl、第三PMOS管P2、第四PMOS管P3、第五PMOS管P4和第七PMOS管P6的宽长比相等，所述第六PMOS管P5的宽长比大于第三PMOS管P2的宽长比，所述第二匪OS管NI和第七匪OS管N6的宽长比相等，所述第三匪OS管N2、第四NMOS管N3和第五NMOS管N4的宽长比相等，所述第五NMOS管N4的宽长比大于第六PMOS管P5的宽长比的2倍，设定第η个PMOS管Ρ(η—υ的宽长比为(W/L)_P(n—υ，第η个匪OS管Ν(η—υ的宽长比为(W/L)N(n—υ，则
[0013](ff/L)po= (ff/L)pi= (W/L)p2 = (W/L)p3= (W/L)p4= (W/L)p6,
[0014](ff/L)p5>(ff/L)p2,
[0015](W/L)ni=(W/L)n6,
[0016](W/L)n2=(W/L)n3= (W/L)N4>2*(W/L)p5o
[0017]作为优选方式，所述第一电容CO的电容值大于第二电容Cl的电容值，第二电容Cl的电容值大于第三电容C2的电容值，即0)>&>(:2。
[0018]本实用新型采用上述方案，通过上电复位模块设两个串联开关，通过调整两个串联开关的闭合或断开，可调整充电电流，进而调整上电复位时间，避免增加芯片面积、改变芯片的布局。
[0019]本实用新型采用上述方案，与现有技术相比，具有如下有益效果:
[0020]1、本实用新型通过上电复位模块设两个串联开关，通过调整两个串联开关的闭合或断开，可调整充电电流，进而调整上电复位时间，避免增加芯片面积、改变芯片的布局；
[0021]2、本实用新型采用反馈锁存模块将上电复位模块产生的上电复位电压信号进行锁存，可有效抑制上电阶段电源电压在反相器输入电压VIL?VIH之间抖动，输出稳定的上电复位信号，避免上电复位电压信号出现跳变的情况；
[0022]3、本实用新型通过反馈锁存模块设两个匪OS管串联组成的反馈支路，通过开启反馈支路，反馈上电复位电压信号，可实现加速稳定输出上电复位电压信号；
[0023]4、本实用新型所采用的技术方案简单，具有很好的实用性。
【附图说明】
[0024]图1为本实用新型的上电复位电路原理结构示意图。
【具体实施方式】
[0025]现结合附图和【具体实施方式】对本实用新型进一步说明。
[0026]参见图1，本实用新型的上电复位电路，包括顺次电性连接的偏置电流产生模块1000、上电复位模块2000及反馈锁存模块3000。其中，偏置电流产生模块1000用于产生偏置电流;上电复位模块2000用于产生上电复位电压信号，其中，上电复位模块还设有两个串联开关，通过调整两个串联开关的闭合或断开，可调整充电电流，进而调整上电复位时间；反馈锁存模块3000用于将上电复位模块产生的上电复位电压信号进行锁存，可有效抑制上电阶段电源电压在反相器输入电压Vil?Vih之间抖动，避免输出的上电复位电压信号出现跳变的情况，其中反馈锁存模块还设有两个NMOS管串联组成的反馈支路，通过开启反馈支路，反馈上电复位电压信号，可实现加速稳定输出上电复位电压信号。本实施例中，反馈支路为第四NMOS管N3和第五NMOS管N4串联组成的支路。
[0027]作为一个优选的实施例，参见图1，偏置电流产生模块包括第一PMOS管PO、第二PMOS管Pl、第一 NMOS管NO、第二 NMOS管NI及电阻RO;第一 PMOS管PO的源极连接电源电压，第一 PMOS管PO的栅极与漏极相连，第一 PMOS管PO的栅极与第二 PMOS管Pl的栅极连接，第一PMOS管PO的漏极与电阻RO的输入端连接，电阻RO的输出端第一 NMOS管NO的漏极连接，第一WOS管NO的栅极连接电源电压，第一匪OS管NO的源极接地，第二PMOS管PI的源极连接电源电压，第二 PMOS管Pl的栅极与第一 PMOS管PO的栅极连接，第二 PMOS管Pl的漏极与第二匪OS管NI的漏极连接，第二 NMOS管NI的漏极与栅极相连，第二 NMOS管NI的源极接地。
[0028]上电复位模块包括第三PMOS管P2、第四PMOS管P3、第五PMOS管P4、第六PMOS管P5、第一开关K0、第二开关Kl、第三匪OS管N2、第一电容CO及第二电容Cl;第三PMOS管P2的源极连接电源电压，第三PMOS管P2的栅极与第一PMOS管PO的栅极、第二PMOS管Pl的栅极、第四PMOS管P3的栅极及第五PMOS管P4的栅极连接，第三PMOS管P2的漏极与第四PMOS管P3的源极连接，第四PMOS管P3的漏极与源极通过第一开关KO连接，第四PMOS管P3的漏极与第五PMOS管P4的源极连接，第五PMOS管P4的漏极与源极通过第二开关Kl连接，第五PMOS管P4的漏极与第一电容CO的上极板及第三NMOS管N2的栅极连接，第一电容CO的下极板接地，第六PMOS管P5的源极连接电源电压，第六PMOS管P5的栅极与第三PMOS管P2的栅极、第一 PMOS管PO的栅极及第二 PMOS管Pl的栅极连接，第六PMOS管P5的漏极与第三NMOS管N2的漏极及第二电容Cl的下极板连接，第三匪OS管N2的栅极与第五PMOS管P4的漏极及第一电容CO的上极板连接，第三NMOS管N2的源极接地，第二电容Cl的上极板连接电源电压，第二电容Cl的下极板与第六PMOS管P5的漏极及第三NMOS管N2的漏极连接。
[0029]反馈锁存模块包括第七PMOS管P6、第八PMOS管P7、第四匪OS管N3、第五NMOS管N4、第六NMOS管N5、第七NMOS管N6及第三电容C2;第七PMOS管P6的源极接电源电压，第七PMOS管P6的栅极与第一 PMOS管PO的栅极、第二 PMOS管Pl的栅极、第三PMOS管P2的栅极及第六PMOS管P5的栅极连接，第七PMOS管P6的漏极与第八PMOS管P7的源极连接，第八PMOS管P7的漏极与第六NMOS管N5的源极连接，第八PMOS管P7的栅极与第六NMOS管N5的栅极、第四匪OS管N3的漏极、第二电容Cl的下极板、第六PMOS管P5的漏极及第三NMOS管N2的漏极连接，第六NMOS管N5的源极与第七NMOS管N6的漏极连接，第七NMOS管N6的栅极与第二 NMOS管NI的栅极和漏极连接，第七NMOS管N6的源极接地，第四NMOS管N3的漏极与第八PMOS管P7的栅极、第六NMOS管N5的栅极、第二电容Cl的下极板、第六PMOS管P5的漏极及第三NMOS管N2的漏极连接，第四匪OS管N3的栅极与第三匪OS管N2的栅极、第五PMOS管P4的漏极及第一电容CO的上极板连接，第四NMOS管N3的源极与第五NMOS管N4的漏极连接，第五匪OS管N4的源极接地，第五NMOS管N4的栅极与第三电容C2的上极板、第八PMOS管P7的漏极、第六NMOS管N5的漏极及反馈锁存模块输出端连接，第三电容C2的下极板接地，反馈锁存模块输出端连接两个串联反相器，并输出电压POR。
[0030]为了实现输出稳定的上电复位信号，避免上电阶段电源电压在反相器输入电压Vil?VIH之间抖动，导致上电复位输出信号出现跳变的情况，可能会引起芯片内部其他电路模块的异常，本实用新型利用反馈锁存模块将上电复位模块产生的上电复位电压信号进行锁存，可有效抑制上电阶段电源电压在反相器输入电压Vil?Vih之间抖动，避免输出的上电复位电压信号出现跳变的情况，且本实用新型反馈锁存模块还设有两个NMOS管串联组成的反馈支路，通过开启反馈支路，反馈上电复位电压信号，可实现加速稳定输出上电复位电压信号。
[0031 ]本实用新型的上电复位电路的具体工作过程如下:
[0032]参见图1中偏置产生电路1000，当电源电压上电后，第一匪OS管NO导通，第一PMOS管PO导通，第二PMOS管Pl、第三PMOS管P2、第六PMOS管P5、第七PMOS管P6导通，初始第一电容CO上极板电压为零，第三电容C2上极板电压为零。
[0033]其中，为了实现较佳的预期效果，第一PMOS管PO、第二PMOS管Pl、第三PMOS管P2、第四PMOS管P3、第五PMOS管P4和第七PMOS管P6的宽长比相等，第六PMOS管P5的宽长比大于第三PMOS管P2的宽长比，第二匪OS管NI和第七匪OS管N6的宽长比相等，第三匪OS管N2、第四NMOS管N3和第五NMOS管N4的宽长比相等，第五NMOS管N4的宽长比大于第六PMOS管P5的宽长比的2倍，设定第η个PMOS管Ρ(η—υ的宽长比为(W/L)P(n—υ，第η个NMOS管Ν(η—υ的宽长比为(W/L)N(n—I)，则
[0034](ff/L)po= (ff/L)pi= (W/L)p2 = (W/L)p3= (W/L)p4= (W/L)p6,
[0035](W/L)p5>(W/L)p2，
[0036](W/L)ni=(W/L)n6,
[0037](W/L)n2=(W/L)n3= (W/L)n4>2*(W/L)p5。
[0038]作为优选方式，第一电容CO的电容值大于第二电容Cl的电容值，第二电容Cl的电容值大于第三电容C2的电容值，即0)>&>(:2。
[0039]假设第一开关KO和第二开关Kl断开，因为(W/L)P5>(W/L)P2，则P5充电电流大于P2充电电流，而且第二电容Cl电容值比第一电容CO电容值小，因此第二电容Cl下极板电压Va(即第六NMOS管N5、第七NMOS管N6、第七PMOS管P6、第八PMOS管P7构成的反相器的输入电压)会较快处在高电平，同时由于第三电容C2的辅助稳压作用，则初始阶段第六NMOS管N5、第七匪OS管N6、第七PMOS管P6、第八PMOS管P7构成的反相器的输出电压即Vb为低电平，则第五NMOS管N4的栅极为低电平，第五NMOS管N4关闭，此时，POR输出低电平。
[0040]随着流过第三PMOS管P2充电电流继续对第一电容CO充电，当第一电容CO上极板电压大于第三NMOS管N2的开启阈值电压V?时，第三匪OS管N2导通，此时Cl的下极板电压Va逐渐被拉低。
[0041 ] 当Va被拉至低电平时，则第六匪OS管N5、第七匪OS管N6、第七PMOS管P6、第八PMOS管P7构成的反相器的输出电压Vb翻转到高电平，第五匪OS管N4栅极被拉高，则第五匪OS管N4导通，同时第四NMOS管N3、第五NMOS管N4的支路导通，即反馈支路导通，则可进一步加速拉低第二电容Cl下极板电压Va，实现加速稳定输出上电复位电压信号。此时，第六匪OS管N5、第七NMOS管N6、第七PMOS管P6、第八PMOS管P7构成的反相器与第四NMOS管N3和第五NMOS管N4形成反馈锁存，有效抑制上电阶段电源电压在反相器输入电压Vil?Vih之间抖动，避免输出的上电复位电压信号出现跳变的情况，实现POR稳定快速输出高电平，完成上电复位的过程。
[0042]现有技术中，为了实现更好地方便调整上电复位时间，避免由于调整上电复位时间，如增加上电复位时间，需要减小充电PMOS的宽长比或者增大电容面积，导致增加一定的芯片面积、改变芯片的布局。本实用新型通过上电复位模块设两个串联开关，通过调整两个串联开关的闭合或断开，可调整充电电流，进而调整上电复位时间，避免增加芯片面积、改变芯片的布局。
[0043]具体的，参见图1所示，上电复位模块2000中，通过在第四PMOS管P3的漏极与源极连接处设置第一开关KO，第五PMOS管P4的漏极与源极连接线设置第二开关Kl。
[0044]假定第一开关KO和第二开关Kl全部闭合时，第三PMOS管P2对第一电容CO的充电电流为I，上电复位信号低电平宽度为T。
[0045]当第一开关KO闭合、第二开关Kl断开或第一开关KO断开、第二开关Kl闭合，第三PMOS管P2支路的PMOS等效宽长比(W/L)变为第一开关KO和第二开关Kl全部闭合时的1/2，则第三PMOS管P2对第一电容CO的充电电流变为(I /2 )，上电复位信号低电平宽度变为2T。
[0046]当第一开关KO和第二开关Kl全部断开时，第三PMOS管P2支路的PMOS等效宽长比(W/L)变为第一开关KO和第二开关Kl全部闭合时的1/3，则第三PMOS管P2对第一电容CO的充电电流变为(1/3)，上电复位信号低电平宽度变为3T。
[0047]因此，本实用新型可以通过调整开关K0、K1，进而调整上电复位时间，避免增加芯片面积、改变芯片的布局。
[0048]另外，本实用新型的上电复位电路可根据需要设计上电复位模块2000中第三PMOS管Ρ2支路PMOS及对应开关个数，假设各对应设计为η个，则可通过调整η个开关的闭合或断开，即可调整第三PMOS管Ρ2支路的PMOS等效宽长比(W/L)，从而调整第三PMOS管Ρ2支路充电电流，可实现上电复位低电平宽度为ηΤ(其中η为大于O的正整数)，进而调整上电复位时间，避免增加芯片面积、改变芯片的布局。
[0049]尽管结合优选实施方案具体展示和介绍了本实用新型，但所属领域的技术人员应该明白，在不脱离所附权利要求书所限定的本实用新型的精神和范围内，在形式上和细节上可以对本实用新型做出各种变化，均为本实用新型的保护范围。
【主权项】
1.上电复位电路，其特征在于:包括顺次电性连接的偏置电流产生模块、上电复位模块及反馈锁存模块； 所述偏置电流产生模块用于产生偏置电流； 上电复位模块用于产生上电复位电压信号，其中，上电复位模块包括两个串联开关，通过控制两个串联开关的闭合或断开，来调整偏置电流产生模块产生的偏置电流，进而调整上电复位时间； 所述反馈锁存模块用于将上电复位模块产生的上电复位电压信号进行锁存，从而抑制上电阶段电源电压在反相器输入电压ViL?ViH之间的抖动，避免输出的上电复位电压信号出现跳变的情况。2.根据权利要求1所述的上电复位电路，其特征在于:所述反馈锁存模块还包括两个NMOS管串联组成的反馈支路。3.根据权利要求1或2所述的上电复位电路，其特征在于:所述偏置电流产生模块包括第一PMOS管PO、第二PMOS管Pl、第一匪OS管NO、第二匪OS管NI及电阻R0;所述第一PMOS管PO的源极连接电源电压，第一 PMOS管PO的栅极与漏极相连，第一 PMOS管PO的栅极与第二 PMOS管Pl的栅极连接，第一 PMOS管PO的漏极与电阻RO的输入端连接，电阻RO的输出端与第一NMOS管NO的漏极连接，第一 NMOS管NO的栅极连接电源电压，第一 NMOS管NO的源极接地，所述第二 PMOS管Pl的源极连接电源电压，第二 PMOS管Pl的栅极与第一 PMOS管PO的栅极连接，第二 PMOS管Pl的漏极所第二匪OS管NI的漏极连接，第二匪OS管NI的漏极与栅极相连，第二NMOS管NI的源极接地。4.根据权利要求3所述的上电复位电路，其特征在于:所述上电复位模块包括第三PMOS管P2、第四PMOS管P3、第五PMOS管P4、第六PMOS管P5、第一开关KO、第二开关Kl、第三NMOS管N2、第一电容CO及第二电容Cl;所述第三PMOS管P2的源极连接电源电压，第三PMOS管P2的栅极与第一 PMOS管PO的栅极、第二 PMOS管Pl的栅极、第四PMOS管P3的栅极及第五PMOS管P4的栅极连接，第三PMOS管P2的漏极与第四PMOS管P3的源极连接，第四PMOS管P3的漏极与源极通过第一开关KO连接，第四PMOS管P3的漏极与第五PMOS管P4的源极连接，第五PMOS管P4的漏极与源极通过第二开关Kl连接，第五PMOS管P4的漏极与第一电容CO的上极板及第三NMOS管N2的栅极连接，第一电容CO的下极板接地，第六PMOS管P5的源极连接电源电压，第六PMOS管P5的栅极与第三PMOS管P2的栅极、第一 PMOS管PO的栅极及第二 PMOS管Pl的栅极连接，第六PMOS管P5的漏极与第三NMOS管N2的漏极及第二电容Cl的下极板连接，第三NMOS管N2的栅极与第五PMOS管P4的漏极及第一电容CO的上极板连接，第三NMOS管N2的源极接地，所述第二电容Cl的上极板连接电源电压，第二电容Cl的下极板与第六PMOS管P5的漏极及第三NMOS管N2的漏极连接。5.根据权利要求4所述的上电复位电路，其特征在于:所述反馈锁存模块包括第七PMOS管P6、第八PMOS管P7、第四NMOS管N3、第五NMOS管N4、第六NMOS管N5、第七NMOS管N6及第三电容C2;所述第七PMOS管P6的源极接电源电压，第七PMOS管P6的栅极与第一 PMOS管PO的栅极、第二PMOS管PI的栅极、第三PMOS管P2的栅极及第六PMOS管P5的栅极连接，第七PMOS管P6的漏极与第八PMOS管P7的源极连接，第八PMOS管P7的漏极与第六WOS管N5的源极连接，第八PMOS管P7的栅极与第六NMOS管N5的栅极、第四NMOS管N3的漏极、第二电容Cl的下极板、第六PMOS管P5的漏极及第三NMOS管N2的漏极连接，第六NMOS管N5的源极与第七NMOS管N6的漏极连接，第七NMOS管N6的栅极与第二 NMOS管NI的栅极和漏极连接，第七NMOS管N6的源极接地，第四NMOS管N3的漏极与第八PMOS管P7的栅极、第六NMOS管N5的栅极、第二电容Cl的下极板、第六PMOS管P5的漏极及第三匪OS管N2的漏极连接，第四NMOS管N3的栅极与第三NMOS管N2的栅极、第五PMOS管P4的漏极及第一电容CO的上极板连接，第四NMOS管N3的源极与第五匪OS管N4的漏极连接，第五NMOS管N4的源极接地，第五匪OS管N4的栅极与第三电容C2的上极板、第八PMOS管P7的漏极、第六NMOS管N5的漏极及所述反馈锁存模块输出端连接，第三电容C2的下极板接地，所述反馈锁存模块输出端连接两个串联反相器，并输出电压POR。6.根据权利要求5所述的上电复位电路，其特征在于:所述第一PMOS管PO、第二 PMOS管Pl、第三PMOS管P2、第四PMOS管P3、第五PMOS管P4和第七PMOS管P6的宽长比相等，所述第六PMOS管P5的宽长比大于第三PMOS管P2的宽长比，所述第二NMOS管NI和第七NMOS管N6的宽长比相等，所述第三NMOS管N2、第四NMOS管N3和第五NMOS管N4的宽长比相等，所述第五NMOS管N4的宽长比大于第六PMOS管P5的宽长比的2倍，设定第η个PMOS管Ρ(η—υ的宽长比为(W/L)P(n—υ，第 η 个 NMOS 管 Ν(η—υ 的宽长比为(W/L)N(n—υ，则(ff/L)po= (ff/L)pi= (W/L)p2= (W/L)p3= (W/L)p4= (W/L)p6,(ff/L)p5>(ff/L)p2,(W/L)ni=(W/L)n6,(W/L)n2= (W/L)n3= (W/L)n4>2*(W/L)p5o7.根据权利要求5所述的上电复位电路，其特征在于:所述第一电容CO的电容值大于第二电容Cl的电容值，第二电容Cl的电容值大于第三电容C2的电容值，即0)>&>(:2。
【文档编号】H03K17/22GK205490463SQ201620290397
【公开日】2016年8月17日
【申请日】2016年4月8日
【发明人】杨瑞聪, 林桂江, 廖建平, 杨凤炳, 任连峰, 刘玉山, 沈滨旭
【申请人】厦门新页微电子技术有限公司