专利名称：输出缓冲电路的制作方法
技术领域：
本发明涉及在不同的电源电压间具有信号电平变换功能的输出缓冲电路，特别是涉及在最末级具备了一组MOS晶体管的输出缓冲电路。
背景技术：
第1图是示出例如特愿平7-176084号中所公开的以往的输出缓冲电路的结构的电路图，示出具有信号电平变换功能的半导体集成电路装置的输入输出电路的结构。在以不同的电源电压进行工作的半导体集成电路装置之间使用的接口电路的输出缓冲器中，在把内部信号电平从低电压变换为高电压的情况下，使用图示的半闩锁型的信号电平变换电路，输出由具有CMOS构造的反相门和具备了NMOS-NMOS晶体管的缓冲器最末级的推挽电路构成。
另外，所谓具有信号电平变换功能的半导体集成电路装置指的是具有把供给用大规模集成电路(LSI)内部的电源电压工作的设备的信号电压进行电平变换，输出到用与内部电路的电源电压不同的电源电压工作的外部电路的功能，以及把用外部的不同的电源电压工作的设备供给的信号进行电平变换为内部电路的信号电平并且传递到内部的功能的半导体集成电路装置。
图中，1是输入输出端子，2是控制端子，3是输入端子，4a、4b分别是供给第1电源电位VDD1的第1电源电位点、供给第2电源电位VDD2的第2电源电位点，5是供给接地电位GND的接地电位点，6是输入输出控制电路，7a、7b分别是第1变换电路块以及第2变换电路块，7是由第1变换电路块7a以及第2变换电路块7b构成的信号电平变换电路，8a是缓冲电路，这些构成输出缓冲电路91a。另外，10是输入缓冲器，11是静电保护电路。
在输入输出端子1上经过输入缓冲器10连接着内部电路。另外，在输入输出端子1上经过输出缓冲电路91a，连接接受来自内部电路的控制信号IN1的控制端子2，接受来自内部电路的输出信号IN2的输入端子3。
输出缓冲电路91a主要由输入输出控制电路6，信号电平变换电路7，缓冲电路8a构成，控制端子2以及输入端子3连接到输入输出控制电路6。输入输出控制电路6对信号电平变换电路7进行输出，信号电平变换电路7对于输出缓冲电路8a经过连接点N13、N23进行输出。
在输入输出控制电路6和信号电平变换电路7的前半部分的第1变换电路块7a中，提供作为内部电路的电源电压的第1电源电位VDD1和接地电位GND进行动作。另一方面，在信号电平变换电路7的后半部分的第2变换电路以及缓冲电路8a中，一般提供比第1电源电压VDD1的电压电平高的第2电源电压VDD2和接地电位进行动作。第1电源电压VDD1以及第2电源电压VDD2分别由电源电位点4a、4b供给，接地电位GND由接地电位点5供给。
分为对控制端子2以及输入端子3分别输入的控制信号IN1以及输出信号IN2是“H”电平还是“L”电平两种情况进行说明。
如果控制信号IN1是“H”电平，输出信号IN2是“L”电平，则经过信号电平变换电路7连接点N13、N23分别成为“L”电平(接地电位GND)，“H”电平(第2电源电位VDD2)。接受该电平，缓冲电路8a的晶体管Q13、Q14的每一个都关断，对于输入输出端子1缓冲电路8a成为高阻状态。由此不损伤提供给输入输出端子1的来自外部的信号并传递到输入缓冲器10中。
另一方面，在控制信号IN1是“L”电平，输出信号IN2是“L”电平的情况下，经过信号电平变换电路7连接点N13、N23每一个都成为“L”电平。接受该电平，缓冲电路8a的晶体管Q13、Q14分别关断、导通，在输入输出端子1上输出“L”电平。
另外，在控制信号IN1是“L”电平，输出信号IN2是“H”电平的情况下，经过信号电平变换电路7连接点N13、N23每一个都成为“H”电平。接受该电平，缓冲电路8a的晶体管Q13、Q14分别导通、关断，在输入输出端子1上输出“H”电平。
第2图是构成缓冲电路8a最末级的晶体管Q13、Q14的剖面图，图中，1输入输出端子，4b是第2电源电位点，5是接地电位点，N15、N24是连接点。在连接到接地电位GND上的P型半导体衬底上的P阱内分别形成NMOS晶体管Q13、Q14。NMOS晶体管Q13的漏极电极连接到第2电源电位点4b上，栅极电极连接到连接点N15上，源极电极连接到输入输出端子1上，把P阱电位连接到接地电位GND上。NMOS晶体管Q14的源极电极连接到输入输出端子1上，把P阱电位连接到接地电位点5上。NMOS晶体管Q14的源极电极连接到接地电位点5上，栅极电极连接到连接点N24上，漏极电极连接到输入输出端子1上，把P阱电位连接到接地电位GND上。
第3图是示出以往的输出缓冲电路结构的其它例的电路图，示出具有信号电平变换功能的半导体集成电路的输入输出电路的结构。图中，8b是缓冲电路，置换第1图所示结构的缓冲电路8a。具体地讲，缓冲电路8b把缓冲电路8a的最末级的NMOS晶体管Q13置换为PMOS晶体管15，做成CMOS推挽型的同时省略了反相门G18，由此构成输出缓冲电路91b。
另外，第4图是缓冲电路8b的最末级晶体管Q15、Q14的剖面图，图中，1是输入输出端子，4b是第2电源电位点，5是接地电位点，N14、N24是连接点，Q14、Q15分别是NMOS晶体管，PMOS晶体管。在连接到接地电位GND上的P型半导体衬底的P阱内形成NMOS晶体管Q14，其源极电极连接到输入输出端子1上，把P阱电位连接到接地电位GND上。另一方面，在N阱内形成PMOS晶体管Q15，其源极电极连接到第2电源电位点4b上，栅极电极连接到连接点N14上，漏极电极连接到输入输出端子1上。
在这样构成的情况下，进行用第1图说明了的动作。即，NMOS晶体管Q13和PMOS晶体管Q15在其栅极上输入了“H”电平或“L”电平的信号而进行相逆的动作，在第3图的缓冲电路8b中，由于没有反相门G18因此信号电平不反转其结果成为进行相同的动作。
从而，以往的具有信号电平变换功能的输出缓冲电路在进行正常的输出动作的情况下，如上述两个例子那样，连接点N13、N23的电位组成为(“H”电平，“H”电平)，(“L”电平，“L”电平)，(“L”电平，“H”电平)的某一种。
然而，在投入第2电源电压VDD2的初始状态而没有投入第1电源电压VDD1的情况下，信号电平变换电路7各部分的值不能够同时确定。例如，在第1图中，连接点N13、N23的电位组可能成为(“H”电平，“L”电平)。这样的状态将导致一对MOS晶体管Q13、Q14(在第3图中是Q15、Q14)两方同时导通的状况，存在着缓冲电路8a(在第3图中是8b)中，在第2电源电位点4b与接地电位点5之间流过不需要的电流即贯通电流这样的问题。
本发明是为解决上述那样的问题而产生的，目的在于获得输出缓冲电路，该电路构成为在提供了与构成输出缓冲器最末级的晶体管中流过的贯通电流的逻辑相对应的电位的情况下使其状态复位。
发明的公开本发明第1方案的输出缓冲电路具备分别提供第1电位以及第2电位的第1电位点以及第2电位点；输出点；具有提供与由第1逻辑以及与其互补的第2逻辑构成的二进制逻辑的某一个相对应的第3电位的控制端，用于在第3电位与第1逻辑以及第2逻辑相对应的情况下使第1电位点与输出点之间分别导通以及不导通的第1导通控制元件；具有提供与由第3逻辑以及与其互补的第4逻辑构成的二进制逻辑的某一个相对应的第4电位的控制端，用于在第4电位与第3逻辑以及第4逻辑相对应的情况下使第2电位点与输出点之间分别导通以及不导通的第2导通控制元件；输出在第3电位以及第4电位分别与第1逻辑以及第3逻辑相对应的情况下启动的贯通检测信号的贯通电流检测逻辑发生装置；根据贯通检测信号，进行在第1导通控制元件的控制端强制地加入第2逻辑的第1逻辑赋予功能和在第2导通控制元件的控制端强制地加入第4逻辑的第2逻辑赋予功能的某一种功能的强制逻辑赋予装置。
由此，即使由于第1导通控制元件接受第1逻辑使第1电位点与输出点之间导通的同时，第2导通控制元件接受第3逻辑使第2电位点与输出点之间导通，成为在第1导通控制元件以及第2导通控制元件之间流过贯通电流的逻辑状态，然而因为与此对应，贯通电流检测逻辑发生装置把贯通检测信号输出到强制逻辑赋予装置，选择该信号，在第1导通控制元件的控制端强制地加入第2逻辑或者在第2导通控制元件的控制端强制地加入第4逻辑，因此能够起到避免流过贯通电流的逻辑状态的效果。
本发明第2方案的输出缓冲电路是使得第1逻辑以及第3逻辑处于互补的关系。
由此，起到能够使第1逻辑以及第3逻辑的电平相对应，具有信号变换等的互换性的效果。
如果依据本发明第3方案的输出缓冲电路，则强制逻辑赋予装置包括具有连接第1导通控制元件的控制端的一端和提供与第2逻辑相对应的第5电位的另一端，通过贯通检测信号的启动而导通的第1切换装置。
由此，由于第1切换装置在第1导通控制元件以及第2导通控制元件分别成为第1逻辑以及第3逻辑的状态并且贯通检测信号启动的情况下导通，把第2逻辑加入到第1导通控制元件的控制端，由此起到可以避免成为第2逻辑以及第3逻辑的状态而发生贯通电流的效果。
如果依据本发明第4方案的输出缓冲电路，则强制逻辑赋予装置包括具有连接第2导通控制元件的控制端的一端，提供与第4逻辑对应的第5电位的另一端，而且随贯通检测信号的启动状态而动作的第2切换装置。
由此，由于第2切换装置在第1导通控制元件以及第2导通控制元件分别成为第1逻辑以及第3逻辑的状态并且贯通检测信号启动的情况下导通，把第4逻辑加入到第2导通控制元件的控制端，因此成为第1逻辑以及第4逻辑的状态起到可以避免发生贯通电流的效果。
如果依据本发明第5方案的输出缓冲电路，则第1导通控制元件包括门电路、具有连接在第1电位点和输出点的一组电极的第1导电型的第1MOS晶体管、在第1导通控制元件的控制端与第1MOS晶体管的栅极之间串联连接的第1数的反相门，第2导通控制元件包括门电路、具有连接以及第2电位点和输出点的一组电极的第1导电型的第2MOS晶体管、在第2导通控制元件的控制端与第2MOS晶体管的栅极之间串联连接的第2数的反相门。第2数与第1数具有奇数差。
由此，能够把缓冲电路的最末级结构做成NMOS晶体管的组，起到能够做成NMOS-NMOS推挽型的效果。
如果依据本发明第6方案的输出缓冲电路，则贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑相同的逻辑和与对应于第4电位的逻辑互补的逻辑的逻辑积作为贯通检测信号输出的逻辑门，在接受了与对应于贯通检测信号的逻辑相同的逻辑的情况下，强制逻辑赋予装置进行第1逻辑赋予功能。
由此，贯通电流检测逻辑发生装置起到能够用NAND门和反相门的组合构成运算处理是否检测出了贯通电流的逻辑门的效果。
如果依据本发明第7方案的输出缓冲电路，则贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑互补的逻辑和与对应于第4电位的逻辑相同的逻辑的逻辑和的否定进行输出的逻辑门，在接受了与对应于贯通检测信号的逻辑相同的逻辑的情况下，强制逻辑赋予装置进行第1逻辑赋予功能。
由此，贯通电流检测逻辑发生装置能够起到用NOR门构成运算处理是否检测出了贯通电流的逻辑门的效果。
如果依据本发明第8方案的输出缓冲电路，则贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑相同的逻辑和与对应于第4电位的逻辑互补的逻辑的逻辑积的否定作为贯通检测信号输出的逻辑门，在接受了与对应于贯通检测信号的逻辑互补的逻辑的情况下，强制逻辑赋予装置进行第1逻辑赋予功能。
由此，贯通电流检测逻辑发生装置起到能够用NAND门构成运算处理是否检测出了贯通电流的逻辑门的效果。
如果依据本发明第9方案的输出缓冲电路，则贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑相同的逻辑和与对应于第4电位的逻辑互补的逻辑的逻辑积作为贯通检测信号输出的逻辑门，在接受了与对应于贯通检测信号的逻辑互补的逻辑的情况下，强制逻辑赋予装置进行第2逻辑赋予功能。
由此，贯通电流检测逻辑发生装置起到能够用NAND门和反相门的组合构成运算处理是否检测出了贯通电流的逻辑门的效果。
如果依据本发明第10方案的输出缓冲电路，则贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑互补的逻辑和与对应于第4电位的逻辑相同的的逻辑的逻辑和的否定进行输出的逻辑门，在接受了与对应于贯通检测信号的逻辑互补的逻辑的情况下，强制逻辑赋予装置进行第2逻辑赋予功能。
由此，贯通电流检测逻辑发生装置起到能够用NOR门构成运算处理是否检测出了贯通电流的逻辑门的效果。
如果依据本发明第11方案的输出缓冲电路，则贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑相同的逻辑和与对应于第4电位的逻辑互补的逻辑的逻辑积的否定作为贯通检测信号输出的逻辑门，在接受了与对应于贯通检测信号的逻辑相同的逻辑的情况下，强制逻辑赋予装置进行第2逻辑赋予功能。
由此，贯通电流检测逻辑发生装置起到能够用NAND门构成运算处理是否检测出了贯通电流的逻辑门的效果。
如果依据本发明第12方案的输出缓冲电路，则第1导通控制元件包括门电路、具有连接在第1电位点和输出点的一组电极的第1导电型的第1MOS晶体管、在第1导通控制元件的控制端与第1MOS晶体管的栅极之间串联连接的第1数的反相门；第2导通控制元件包括门电路、具有连接在第2电位点和输出点的一组电极的与第1导电型互补的第2导电型的第2MOS晶体管、在第2导通控制元件的控制端与第2MOS晶体管的栅极之间串联连接的第2数的反相门，第2数与第1数具有偶数差。
由此，能够把缓冲电路的最末级的结构做成PMOS晶体管以及NMOS晶体管的组合，起到能够制做为CMOS推挽缓冲型的效果。
如果依据本发明第13方案的输出缓冲电路，则贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑相同的逻辑和与对应于第4电位的逻辑互补的逻辑的逻辑积作为贯通检测信号输出的逻辑门，在接受了与对应于贯通检测信号的逻辑相同的逻辑的情况下，逻辑强制赋予装置进行第1逻辑赋予功能。
由此，贯通电流检测逻辑发生装置起到能够用NAND门和反相门的组合构成运算处理是否检测出了贯通电流的逻辑门的效果。
如果依据本发明第14方案的输出缓冲电路，则贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑互补的逻辑和与对应于第4电位的逻辑相同的逻辑的逻辑和的否定进行输出的逻辑门，在接受了与对应于贯通检测信号的逻辑相同的逻辑的情况下，逻辑强制赋予装置进行第1逻辑赋予功能。
由此，贯通电流检测逻辑发生装置起到能够用NOR门构成运算处理是否检测出了贯通电流的逻辑门的效果。
如果依据本发明第15方案的输出缓冲电路，则贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑相同的逻辑和与对应于第4电位的逻辑互补的逻辑的逻辑积的否定作为贯通检测信号输出的逻辑门，在接受了与对应于贯通检测信号的逻辑互补的逻辑的情况下，逻辑强制赋予装置进行第1逻辑赋予功能。
由此，贯通电流检测逻辑发生装置起到能够用NAND门构成运算处理是否检测出了贯通电流的逻辑门的效果。
如果依据本发明第16方案的输出缓冲电路，则贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑相同的逻辑和与对应于第4电位的逻辑互补的逻辑的逻辑积作为贯通检测信号输出的逻辑门，在接受了与对应于贯通检测信号的逻辑互补的逻辑的情况下，逻辑强制赋予装置进行第2逻辑赋予功能。
由此，贯通电流检测逻辑发生装置起到能够用NAND门和反相门的组合构成运算处理是否检测出了贯通电流的逻辑门的效果。
如果依据本发明第17方案的输出缓冲电路，则贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑互补的逻辑和与对应于第4电位的逻辑相同的逻辑的逻辑和的否定进行输出的逻辑门，在接受了与对应于贯通检测信号的逻辑互补的逻辑的情况下，逻辑强制赋予装置进行第2逻辑赋予功能。
由此，贯通电流检测逻辑发生装置起到能够用NOR门构成运算处理是否检测出了贯通电流的逻辑门的效果。
如果依据本发明第18方案的输出缓冲电路，则贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑相同的逻辑和与对应于第4电位的逻辑互补的逻辑的逻辑积的否定作为贯通检测信号输出的逻辑门，在接受了与对应于贯通检测信号的逻辑相同的逻辑的情况下，逻辑强制赋予装置进行第2逻辑赋予功能。
由此，贯通电流检测逻辑发生装置起到能够用NAND门构成运算处理是否检测出了贯通电流的逻辑门的效果。
如果依据本发明第19方案的输出缓冲电路，则在第1电源电平系统中，包括至少根据担负二进制逻辑的第1信号提供第3电位以及第4电位的信号电平变换电路，第1电位到第4电位在与第1电源电平系统不同的第2电源电平系统中，对应于二进制逻辑的某一个。
由此，输出缓冲电路起到能够做成具有信号电平变换功能的结构的效果。
如果依据本发明第20方案的输出缓冲电路，则在第1电源电平系统中，包括接受担负二进制逻辑的一组的第2信号并输出第1信号的输出控制单元，根据第2信号，第3以及第4电位的组对应于第1以及第4逻辑的组，第2以及第3逻辑的组，或者第2以及第4逻辑的组。
由此，输出缓冲电路起到能够做成在信号电平变换电路的前级具有三态型的输出控制单元的结构。
如果依据本发明第21方案的输出缓冲电路，则信号电平变换电路包括由多个MOS晶体管构成的实行第1信号的逻辑处理的前半部分以及由多个MOS晶体管构成的加入第3以及第4电位的后半部分，第2电源电平系统与第1电源电平系统相比较电位差加大，而且构成后半部分的MOS晶体管的栅极绝缘膜比构成前半部分的MOS晶体管的栅极绝缘膜厚。
由此，通过加厚包含在供给比较高电位的电源电平系统中的MOS晶体管的栅极绝缘膜，起到能够避免绝缘破坏的效果。
如果依据本发明第22方案的输出缓冲电路，则包括仅在贯通电流检测装置中所包含的检测电路的启动时间比特定时间长的情况下执行强制逻辑赋予装置的功能的条件附加装置。
由此，在开关过渡时期这样的流过贯通电流的逻辑状态为一时性的情况下不需要加入强制逻辑时，起到能够在启动了的贯通检测信号上加入反馈防止误动作的效果。
如果依据本发明第23方案的输出缓冲电路，则条件附加装置包括根据特定时间使贯通检测信号延迟后输出延迟检测信号的延迟元件以及在对应于贯通检测信号的逻辑与对应于延迟检测信号的逻辑的两方都处于特殊逻辑状态时启动的逻辑门。
由此，延迟元件和逻辑门起到能够判断是否应该把强制逻辑进行反馈以防止误动作的效果。
如果依据本发明第24方案的输出缓冲电路，则延迟元件由偶数个反相门构成。
由此，逻辑门的输入端子能够接受不改变逻辑电平而仅提供了传递时间的延迟的信号，从而起到能够进行设定使得更微细地加入上述反馈的效果。
附图的简单说明第1图是示出以往技术的结构的电路图。
第2图是示出以往技术的结构的剖面图。
第3图是示出以往技术的结构的其它的电路图。
第4图是示出以往技术的结构的其它的剖面图。
第5图是示出本发明实施形态1的结构的电路图。
第6图是示出本发明实施形态2的结构的电路图。
第7图是示出本发明实施形态3的结构的电路图。
第8图是示出本发明实施形态4的结构的电路图。
第9图是示出本发明实施形态5的结构的电路图。
第10图是示出本发明实施形态6的结构的电路图。
第11图是示出本发明实施形态1的变形例结构的电路图。
第12图是示出本发明实施形态2的变形例结构的电路图。
第13图是示出本发明实施形态3的变形例结构的电路图。
第14图是示出本发明实施形态4的变形例结构的电路图。
第15图是示出本发明实施形态5的变形例结构的电路图。
第16图是示出本发明实施形态6的变形例结构的电路图。
第17图是示出本发明实施形态1的电路图的通常动作时的定时流程图。
第18图是示出本发明实施形态1的电路图的异常动作时的定时流程图。
用于实施本发明的最佳形态以下，为了更详细地说明本发明，根据
用于实施本发明的最佳形态。
实施形态1第5图是示出本发明实施形态1的输出缓冲电路结构的电路图，示出具有信号变换功能的半导体集成电路装置的输入输出电路的结构。图中，1是输入输出端子，2是控制端子，3是输入端子，4a、4b是分别供给第1电源电位VDD1的第1电源电位点、供给第2电源电位VDD2的第2电源电位点，5是供给接地电位GND的接地电位点，6是输入输出控制电路，7a、7b分别是第1变换电路块以及第2变换电路块，7是由第1变换电路块7a以及第2变换电路块7b构成的信号电平变换电路，8a是缓冲电路，51是第1复位电路，这些电路构成输出缓冲电路9a。另外，10是输入缓冲器，11是静电保护电路。
输入输出端子1上经过输入缓冲器10连接着内部电路。另外，在输入输出端子1上经过输出缓冲电路9a，连接着接受来自内部电路的控制信号IN1的控制端子2，接受来自内部电路的输出信号IN2的输入端子3。
静电保护电路11通过在从输入输出端子1输入高电位的外部输入信号时成为低阻状态，输入低电位或者动作电压的外部输入信号时成为高阻状态，起到保护输入输出电路免遭静电破坏的作用。静电保护电路12例如由衬底上的结二极管，扩散区，使用了多晶硅层的电阻元件的组合构造形成。
第5图中，「VDD1←」表示用作为内部电路的电源电压的第1电源电位VDD1进行驱动的电路的范围，「VDD2→」表示用第2电源电位VDD2进行驱动的电路的范围。这里，VDD2＞VDD1＞GND。
输入缓冲器10由使得根据第2电源电位VDD2和接地电位GND规定了“H”电平、“L”电平的外部输入信号的信号电平变换为根据第1电源电位VDD1和接地电位GND规定了“H”电平、“L”电平的信号的电路和输入驱动电路构成。
输出缓冲电路9a主要由输入输出控制电路6、信号电平变换电路7、缓冲电路8a构成，控制端子2以及输入端子3连接着输入输出控制电路6。输入输出控制电路6对信号电平变换电路7进行输出，信号电平变换电路7对缓冲电路8a经过连接点N13，N23进行输出。
输入输出控制电路6由反相门G1～G3和二输入NOR门G4、二输入NAND门G5构成，构成三态型的输入输出的控制电路。
反相门G1连接控制端子2，反相门G2连接输入端子3。反相门G3的输入端子连接反相门G1的输出端子，二输入NAND门G5的第1输入端子连接反相门G1的输出端子，其第2输入端子分别连接反相门G2的输出端子。另外，二输入NOR门G4的第1输入端子连接反相门G3的输出端子，其第2输入端子连接反相门G2的输出端子。NOR门G4的输出端子连接到连接点N10上，NAND门G5的输出端子连接到连接点N20上并连接下一级的信号电平变换电路7前半部分的第1变换电路块7a。
信号电平变换电路7具有PMOS晶体管Q1、Q7以及NMOS晶体管Q2、Q8，NMOS晶体管Q3、Q9和构成闩锁型电平变换电路的PMOS晶体管Q4、Q5、Q10、Q11和NMOS晶体管Q6、Q12。
另外，信号电平变换电路7由被提供第1电源电位以及接地电位GND而工作的前半部分的第1变换电路块7a和被提供第2电源电位以及接地电位GND而工作的后半部分的第2变换电路块7b构成。
在第1变换电路块7a中，构成第1反相器的PMOS晶体管Q1和NMOS晶体管Q2的栅极电极连接输入输出控制电路6的输出点N10，构成第2反相器的PMOS晶体管Q7和NMOS晶体管Q8的栅极电极连接输入输出控制电路6的输出点N20。另外，传输门Q3的源极电极连接作为PMOS晶体管Q1以及NMOS晶体管Q2的漏极电极的连接点N11，栅极电极连接第1电源电位点4a。传输门Q9的源极电极连接作为PMOS晶体管Q7以及NMOS晶体管Q8的漏极电极的连接点N21，栅极电极连接第1电源电位点4a。
第2变换电路块7b中包括第1以及第2闩锁电路。
首先，第1闩锁电路构成如下。PMOS晶体管Q5的源极电极连接第2电源电位点4b，栅极电极连接作为传输门3的漏极电极的连接点N12，NMOS晶体管Q6的源极电极连接接地电位点5，栅极电极连接到连接点12。另外，PMOS晶体管Q4的源极电极连接第2电源电位点4b，栅极电极连接作为PMOS晶体管Q5以及NMOS晶体管Q6的漏极的连接点N13。
其次，第2闩锁电路构成如下。PMOS晶体管Q11的源极电极连接第2电源电位点4b，栅极电极为传输门Q9的漏极电极连接到连接点N22，NMOS晶体管Q12的源极电极连接接地电位点5，栅极电极连接到连接点N22。另外，PMOS晶体管Q10的源极电极连接第2电源电位点4，栅极电极连接作为PMOS晶体管Q11以及NMOS晶体管Q12的漏极的连接点N23。
另外，信号电平变换电路7有两种信号传输路径。一种是接受控制电路6的输出(连接点N10)，在信号传输过程中变换信号电平并输出到连接点N13的控制系统的信号传输路径，另一种是接收控制电路6的输出(连接点N20)，同样地在信号传输过程中变换信号电平并输出到连接点N23的输出信号系统的信号传输路径。从而，信号电平变换电路7成为具有两个电平变换电路。控制信号系统的第1电平变换电路由PMOS晶体管Q1、Q4、Q5以及NMOS晶体管Q2、Q3、Q6构成。另一方面，输出信号系统的第2电平变换电路由PMOS晶体管Q7、Q10、Q11以及NMOS晶体管Q2、Q9、Q12构成。
另外，为避免绝缘破坏，与构成输入输出控制电路6的MOS晶体管以及PMOS晶体管Q1、Q7，NMOS晶体管Q2、Q8的栅极绝缘膜相比，包括PMOS晶体管Q4、Q5、Q10、Q11，NMOS晶体管Q3、Q6、Q9、Q12，构成缓冲电路8a的最末级NMOS晶体管Q13、Q14的MOS晶体管的栅极绝缘膜更厚。
缓冲电路8a由包括具有CMOS构造的反相门G12～G18以及用NMOS晶体管Q13和NMOS晶体管Q14组成的最末级的推挽电路构成。
缓冲电路8a中，反相门G12的输入端经过连接点N13连接信号电平变换电路7。反相门G14的输入连接反相门G12的输出端，反相门G16的输入连接反相门G14的输出端，G18的输入连接G16的输出端。反相门G18的输出端经过连接点N17连接PMOS晶体管Q13的栅极电极。从而，在连接点N13与连接点N15之间存在偶数级反相门，与提供给连接点N13的电位相对应的逻辑相同的逻辑所对应的电位经过连接点N17，提供到PMOS晶体管Q13的栅极电极。
反相门G13的输入端经过连接点N23连接信号电平变换电路7。反相门G15的输入连接反相门G13的输出端，反相门G17的输入连接反相门G15的输出端，反相门G17的输出端子经过连接点N26连接NMOS晶体管Q14的栅极电极。从而，在连接点N23与连接点N26之间存在奇数级反相门，与提供给连接点N23的电位相对应的逻辑相反的逻辑所对应的电位经过连接点N26，提供到NMOS晶体管Q14的栅极电极。
第1复位电路51由贯通电流检测逻辑发生单元51a、条件附加单元51b以及强制逻辑赋予装置51c构成。
贯通电流检测逻辑发生单元51a由第1输入端子连接到连接点N15，第2输入端子连接到连接点N24的NAND门G19和连接到该NAND门G19的输出端子的反相门G20构成。
条件附加单元51b由连接到反相门G20的输出端子的偶数级反相门组成的延迟电路G21，第1输入端子连接反相门G20的输出端子，第2输入端子连接延迟电路G21的输出端子的NAND门G22，连接NAND门G22的输出端子的反相门G23构成。
强制逻辑赋予装置51c由具有连接接地电位点5的源极电极，从反相门G23接受条件附加单元51b的输出的栅极电极，连接作为第1电平变换电路的输出端子的连接点N13的漏极电极的NMOS晶体管Q16构成。
另外，第1复位电路51由MOS晶体管构成，各个晶体管的栅极绝缘膜比构成输入输出控制电路6以及第1变换电路块7a的MOS晶体管的栅极绝缘膜厚。
说明如以上那样构成的输入输出电路的动作。第5图所示的半导体集成电路装置成为能够把第1电源电位(VDD1)系统的供给到LSI内部电路的信号进行电平变换，供给到LSI外部的第2电源电位(VDD2)系统的电子设备中的电路结构。把电路的动作考虑为2个电源(VDD1和VDD2)正常加入到该输入输出电路情况下的通常动作状态，以及电源投入时不加入2个电源中的内部电路动作用的电源(VDD1)而仅加入外部电源(VDD2)情况下的异常动作状态这两种情况。
首先，说明第1电源电位VDD1、第2电源电位VDD2都正常地加入时的通常动作状态。
如果控制信号IN1是“H”电平，则无论输出信号IN2是“L”电平还是“H”电平，输入输出控制电路6的NOR门G4以及NAND门G5分别输出“L”电平以及“H”电平。若经过信号电平变换电路7用第1变换电路块7a和第2变换电路块7b反转信号电平，则连接点N13、N22分别成为“L”电平(接地电位GND)，“H”电平(第2电源电位VDD2)。从而，“L”电平供给到N17、N26的双方。接受该电平，缓冲电路8a的晶体管Q13、Q14的每一个都关断，对于输入输出端子1，缓冲电路8a成为高阻状态。由此不损伤提供给输入输出端子1的来自外部的信号而传输到输入缓冲器10中。
在控制信号IN1是“L”电平，输出信号IN2是“L”电平的情况下，输入输出控制电路6的NOR门G4以及NAND门G5双方都输出“L”电平。如果经过信号电平变换电路7则连接点N13、N23每一个都成为“L”电平。接受该电平，缓冲电路8a的晶体管Q13、Q14分别关断、导通，在输入输出端子1上从接地电位点5输出相当于接地电位GND的“L”电平。
这种情况下，“L”电平以及“H”电平分别加入到连接点N15、N24上，贯通电流检测逻辑发生单元51a经过NAND门G19和反相门G20把“L”电平传送到条件附加单元51b。由于连接点N29的逻辑电平成为“L”电平，因此连接点N30、N31的逻辑电平分别成为“H”电平以及“L”电平。从而，强制逻辑赋予装置51c的NMOS晶体管Q16成为关断而不进行动作。
控制信号IN1是“L”电平，输出信号IN2是“H”电平的情况下，输入输出控制电路6的NOR门G4以及NAND门G5双方都输出“H”电平。如果经过信号电平变换电路7则连接点N13、N23每一个都成为“H”电平。从而，“H”电平以及“L”电平分别加入到N17、N26，接受该电平，缓冲电路8a的最末级晶体管Q13、Q14分别导通、关断，在输入输出端子1上从第2电源电位点4b输出相当于第2电源电位的“H”电平。
这种情况下，“H”电平以及“L”电平分别提供给N15、N24，贯通电流检测逻辑发生单元51a把“L”电平传送到条件附加单元51b。由于连接点N29的逻辑电平是“L”电平，因此连接点N30、N31的逻辑电平是分别是“H”电平以及“L”电平。从而，强制逻辑赋予装置51c的NMOS晶体管Q13、Q14双方都成为关断而不进行动作。
这里，成为要输出复位信号的问题的电路状态是在最末级NMOS晶体管Q13、Q14双方都同时导通的情况，是最末级NMOS晶体管Q13、Q14的栅极电极都成为“H”电平的时刻。然而，即使在通常动作中所发生的过渡开关时期，贯通电流检测逻辑发生单元51a的第1NAND门G19的输出在其第1输入端子的连接点N24的信号从“L”电平变化到“H”电平，第2输入端子的连接点N15的信号从“H”电平变化到“L”电平的情况下也都成为“H”电平，其结果第1NANDG19的输出端输出“L”电平(输出复位信号)(后述第17图的n27的波形)。这种过渡的开关时期的状态虽然不是问题，但是输出电路不能根据该复位信号被复位。
为了防止这一点，经过反相器G20，由连接到条件附加单元51b的第2NAND门G22的第2输入端子侧的延迟电路G21，可以再次把被延迟的信号和原信号进行比较加以修正。另外，基于延迟电路G21的延迟时间必须是电路动作的周期T以下。
其结果，连接点N30的输出成为“H”电平，条件附加单元51b的反相门G23的输出如N31那样成为“L”电平，强制逻辑赋予装置51c的NMOS晶体管Q16关断。从而，输出缓冲电路9a不被复位，不影响输出电路动作。
使用定时流程说明该通常动作时的第1复位电路51的动作。
第17图是示出在实施形态1的输入输出电路中同时提供第1电源电位VDD1以及第2电源电位VDD2的通常状态下的第1复位电路51的动作的定时流程。图中，n24、n15、n27、n28，n29、n30、n31分别对应于实施形态1中的第5图的连接点N24、N15、N27、N28、N29、N30、N31。
例如，输入输出状态在控制信号IN1是“L”电平，输出信号IN2是“H”电平时，连接点N24是“L”电平，连接点N15是“H”电平。另外，在控制信号IN1是“L”电平，输出信号IN2是“L”电平时，连接点N24是“H”电平，连接点N15是“L”电平。
这种情况下，控制信号IN1是“L”电平，输出信号IN2是“H”电平，这里，连接点N13、N23的逻辑电平以周期T反复进行“H”电平与“L”电平的翻转，几乎同时变化。因此，连接点N15、N24也以周期T反复变化“H”电平与“L”电平。然而，N15中的逻辑变换比与在连接点N14、N15之间仅通过反相门G14的部分即δ部分的N24的逻辑变换慢。从而，尽管处于通常动作状态，然而由于是过渡开关期间所以连接点N27中发生脉宽δ。不过，该脉冲在延迟电路G21中延迟了延迟时间τ后到达连接点N28，如果脉宽δ比延迟时间τ短，则连接点N30、N31的逻辑电平分别保持“H”电平以及“L”的电平不变。从而，在不需要的情况不加入强制逻辑。
为了实现这种所希望的动作，最好把延迟时间τ设定为大于脉冲宽度(由门电路延迟引起的延迟时间)，必须比周期T小。否则，被传送到连接点N29的下一个脉冲的逻辑积成为“H”电平。
其次，说明异常电源动作时的情况。
成为问题的状态如上所述是最末级NMOS晶体管Q13、Q14双方同时导通的状态，缓冲器最末级NMOS晶体管Q13、Q14的栅极电极同时成为“H”电平的时刻。原因是由于不加入第1电源电位(VDD1)，仅加入第2电源电位(VDD2)，因此在信号电平变换电路7的部分中来自用第1电源电位驱动的电路的输出信号不确定，接受这些输出用第2电源电位驱动的电路的输出不确定，例如，信号电平变换电路的输出如果成为N13是“H”电平，N23是“L”电平的状态，则在缓冲器最末级的NMOS晶体管Q13、Q14中从第2电源电位向接地电位流过电流。为解决这一点，第1复位电路51可以用缓冲电路8a检测这样的状态，并反馈到前级的信号电平变换电路7的输出的连接点。
使用定时流程说明该异常动作时的第1复位电路51的动作。
第18图是示出在实施形态1的输入输出电路中不加入第1电源电位VDD1的状态下加入了第2电源电位VDD2的异常时的第1复位电路51的动作的定时流程。
图中，n24～n31对应于实施形态1的第5图的连接点N24～N31。
在贯通电流检测逻辑发生单元51a的第1NAND门G19的第1输入端子、第2输入端子上，分别接受第18图的n15、n24那样的固定为“H”电平的信号，其输出(波形n27)以固定为“L”电平的状态输入到第1反相器G20。把其输出(波形n28)经过条件附件单元51b的延迟电路G21输入到第2NAND门G22的第1输入端子的信号(波形n29)与直接输入到上述第2NAND门G22的第1输入端子的信号(波形n28)进行比较·运算，其结果，上述第2NAND门G22的输出成为“L”电平输出(波形n30)，经过第2反相器G23成为“H”电平输出(波形n31)，NMOS晶体管Q13导通。
其结果，连接点N13成为“L”电平，最末级NMOS晶体管Q13的栅极电极输入“L”电平，Q13关断。这里，在连接点N23的电位成为了“L”电平的情况下，最末级NMOS晶体管Q14的栅极电极上输入“H”电平，Q14导通。然而，由于Q13关断，因此即使Q14导通也不从第2电源电位向接地电位流过电流。
如以上那样，如果依据本实施形态1，只要把处于“H”电平状态的第1信号电平变换电路的输出复位为“L”电平就能够起到消除在缓冲器最末级中的异常贯通电流的效果。
其次，说明该实施形态1的变形例。
第11图是该变形例的电路结构。图中，缓冲电路8b以外的电路结构由于与第5图所示的实施形态1的情况相同，因此在相同的部分上标注相同的符号并且省略重复说明。
与上述缓冲电路8a的不同之点在于，该缓冲电路8b传输“H”电平信号的反相门用G12、G14、G16这样的奇数级反相门链构成。而且，缓冲器最末级，成为由源极电极连接第2电源电位点4b、栅极电极连接到连接点N16、漏极电极连接输入输出端子1的PMOS晶体管Q15和源极电极连接接地电位点5、栅极电极连接到连接点N26、漏极电极连接输入输出端子1的NMOS晶体管Q14组成的CMOS推挽缓冲器的电路结构。另外，构成缓冲电路8b的MOS晶体管的栅极绝缘膜由于用第2电源电位驱动，因此为了防止绝缘破坏，比构成输入输出控制电路6以及第1变换电路块7a的MOS晶体管的栅极绝缘膜厚。
依据该变形例的电路结构，与实施形态1相同，起到只要把处于“H”电平状态的第1信号电平变换电路的输出复位为“L”电平就能够消除缓冲器最末级中的异常贯通电流的效果。
实施形态2第6图是示出本发明实施形态2的输出缓冲电路的结构的电路图，示出具有电平变换功能的半导体集成电路装置的输入输出电路的结构。图中，第2复位电路52以外的电路结构由于与第5图所示的实施形态1相同，因此在相同部分上标注相同的符号并且省略重复说明。
该实施形式2的第2复位电路52由贯通电流检测逻辑发生单元52a，条件附件单元52b，强制逻辑赋予装置52c构成。
贯通电流检测逻辑发生单元52a由第1输入端子连接到连接点N16、第2输入端子连接到连接点N25的NOR门G24构成。
条件附加单元52b由连接到NOR门G24的输出端子的偶数级反相门组成的延迟电路G25，第1输入端子连接到NOR门G24的输出端子，第2输入端子连接到延迟电路G25的输出端子的NAND门G26，连接到该NAND门G26的输出端子的反相门G27构成。
强制逻辑赋予装置52c由具有连接接地电位点5的源极电极，从反相门G27接受条件附加单元52b的输出的栅极电极，连接作为第1电平变换电路的输出端子的连接点N13的漏极电极的NMOS晶体管Q16构成。
另外，第2复位电路52由MOS晶体管构成，各个晶体管的栅极绝缘膜比构成输入输出控制电路6以及第1变换电路块7a的MOS晶体管的栅极绝缘膜厚。
说明以上那样构成的输入输出电路的动作。电路的动作考虑第1以及第2电源电位(VDD1和VDD2)正常地加入到该缓冲电路9a时的通常动作状态，以及在电源投入时，不加入2个电源中内部电路动作用的第1电源电位VDD1仅加入外部电源用的第2电源电位VDD2的异常动作状态这两种状态。
通常动作时的电路动作与上述实施形态1相同。这时第2复位电路52发生作用使得NAND门G26输出“H”电平，反相门G27的输出成为“L”电平，提供给NMOS晶体管Q13的栅极。其结果，由于NMOS晶体管Q16成为关断状态，因此强制逻辑赋予装置52c不动作，从而不影响缓冲电路9a的输出动作。
其次说明异常电源动作时的动作。成为问题的状态是缓冲器最末级的NMOS晶体管Q13、Q14双方同时导通，即，该NMOS晶体管Q13、Q14的栅极电极同时成为“H”的时刻。原因如上述实施形态1所述，由于不加入第1电源电位(VDD1)，仅加入第2电源电位(VDD2)，因此来自信号电平变换电路7的部分中用第1电源电位驱动的电路的输出信号不确定，接受这些输出，用第2电源电位驱动的电路的输出不确定，例如，信号电平变换电路7的输出如果成为N13是“H”电平，N23是“L”电平的状态，则在缓冲器最末级的NMOS晶体管Q13、Q14上从第2电源电位向接地电位流过贯通电流。为解决这一点，第2复位电路52可以用缓冲电路8a检测这样的状态，进行了某些逻辑操作以后反馈到前级的信号电平变换电路7。
在成为问题的最末级的NMOS晶体管Q13和Q14都导通的状态时，位于贯通电流检测逻辑发生单元52a中的NOR门G24的第1输入端子、第2输入端子分别接受被固定为“L”电平的信号，输出“H”电平，把其输出经过位于条件附件单元52b中的延迟电路G25输入到NAND门G26的第2输入端子的信号与直接输入到上述NAND门G26的第1输入端子的信号进行比较，其结果，该NAND门G26的输出成为“L”电平输出，经过反相门G27成为“H”电平输出，强制逻辑赋予装置52c的NMOS晶体管Q16导通。
其结果，连接点N13成为“L”电平，在最末级NMOS晶体管Q13的栅极电极上，输入“L”电平，Q13关断。另外，连接点N23的电位成为了“L”电平时，在最末级NMOS晶体管Q14的栅极电极上，输入“H”电平，Q14导通。然而，由于Q13关断，因此即使Q14导通也不从第2电源电位向接地电位流过电流。
如以上那样，如果依据该实施形态2，则起到只要把处于“H”电平状态的第1信号电平变换电路的输出复位为“L”电平就可以消除缓冲器最末级中的异常贯通电流的效果。
其次，说明本实施形态2的变形例。
第12图是该变形例的电路结构同。图中，缓冲电路8b以外的电路结构由于与第6图所示的实施形态2的情况相同，因此在相同部分上标注相同的符号并且省略重复说明。
与上述缓冲电路8a的不同之点与在上述实施形态1中叙述的内容相同。
依据该变形例2的电路结构，与实施形态1相同，起到只要把处于“H”电平状态第1信号电平变换电路的输出复位为“L”电平就可以消除缓冲器最末级中的异常贯通电流的效果。
实施形态3第7图是示出本发明实施形态3的输出缓冲电路的结构的电路图，示出具有信号电平变换功能的半导体集成电路装置的输入输出电路的结构。图中，第3复位电路53以外的电路结构由于与第5图所示的实施形态1的情况相同，因此在相同部分上标注相同的符号并且省略重复说明。
实施形态3的第3复位电路53由贯通电流检测逻辑发生单元53a，条件附加单元53b，强制逻辑赋予装置53c构成。
贯通电流检测逻辑发生单元53a由第1输入端子连接到连接点N15、第2输入端子连接到连接点N24的NAND门G28构成。
条件附加单元53b由连接到NAND门G28的输出端子的偶数级反相门组成的延迟电路G29，和第1输入端子连接到DNAND门G28的输出端子、第2输入端子连接到延迟电路G29的输出端子的NOR门G30构成。
强制逻辑赋予装置53c由具有连接接地电位点5的源极电极，接受条件附件单元53b的输出的栅极电极，连接作为第1电平变换电路的输出端子的连接点N13的漏极电极的NMOS晶体管Q16构成。
另外，第3复位电路53由MOS晶体管构成，各个晶体管的栅极绝缘膜比构成输入输出控制电路6以及第1变换电路块7a的MOS晶体管的栅极绝缘膜厚。
说明如以上那样构成的电路的动作。电路的动作如上所述，考虑通常动作状态和异常动作状态这两种状态。
首先，通常动作时的电路动作与上述实施形态1相同。这时，第3复位电路53进行动作使得条件附加单元53b的NOR门G30最终输出“L”电平，由此提供给强制逻辑赋予装置53c的NMOS晶体管Q16的栅极。其结果，NMOS晶体管Q16成为关断状态不影响输出动作。延迟电路G29的作用与实施形态1的情况相同。
其次说明异常电源动作时的动作。成为问题的状态是最末级NMOS晶体管Q13、Q14双方同时导通的情况，即，缓冲器最末级NMOS晶体管Q13、Q14的栅极电极都成为“H”电平的时刻。其原因·解决方法与实施形态1以及2中叙述的相同，因此在这里省略。
电平变换电路7的输出成为在N13、N23分别是“H”电平，“L”电平，因此在最末级的NMOS晶体管Q13、Q14都成为导通状态时，在NAND门G28的第1输入端子、第2输入端子上分别接受被固定为“H”电平的信号，输出“L”电平，把其输出经过延迟电路G29输入到NOR门G30的第2输入端子的信号与直接输入到上述NOR门G30的第1输入端子的信号进行比较。
其结果，条件附加单元53b的NOR门G30的输出成为“H”电平输出，强制逻辑赋予装置53c的NMOS晶体管Q16成为导通状态。其结果，连接点N13成为接地电位的“L”电平，在最末级NMOS晶体管Q13的栅极电极上，输入“L”电平，Q13成为关断状态。另外，连接点N23的电位成为了“L”电平时，在最末级NMOS晶体管Q14的栅极电极上，输入“H”电平，Q14导通。然而，由于Q13关断因此即使Q14导通，也不从第2电源电位向接地电位流过电流。
如以上所述，如果依据该实施形态3，则起到只要把处于“H”电平状态的第1信号电平变换电路的输出复位为“L”电平就可以消除缓冲器最末级中的异常贯通电流的效果。
其次，说明该实施形态3的变形例。
第13图是该变形例的电路结构图。图中，缓冲电路8b以外的电路结构由于与第7图所示的实施形态3的情况相同，因此在相同部分上标注相同的符号并且省略重复说明。
与上述缓冲电路8a的不同之点与上述实施形态1中叙述的内容相同。
依据该变形例的电路结构，与实施形态3相同，起到只要把处于“H”电平状态的第1信号电平变换电路的输出复位为“L”电平就可以消除缓冲器最末级中的异常贯通电流的效果。
实施形态4第8图是示出本发明实施形态4的输出缓冲电路的结构的电路图，示出具有信号电平变换功能的半导体集成电路装置的输入输出电路的结构。图中，第4复位电路54以外的电路结构由于与第5图所示的实施形态1的情况相同，因此在相同部分上标注相同的符号并且省略说明。
该实施形态4的复位电路54由贯通电流检测逻辑发生单元54a，条件附加单元54b，强制逻辑赋予装置54c构成。
贯通电流检测逻辑发生单元54a由第1输入端子连接到连接点N15、第2输入端子连接到连接点N24的NAND门G19，连接NAND门G19的输出端子的反相门G20构成。
条件附加单元54b由连接反相门G20的输出端子的偶数级反相门组成的延迟电路G21，和第1输入端子连接反相门G20的输出端子、第2输入端子连接延迟电路G21的输出端子的NAND门G22构成。
强制逻辑赋予装置54c由具有连接到第2电源电位点4b的源极电极，接受条件附件单元54b的输出的栅极电极，连接到作为第2电平变换电路的输出端子的连接点N23的漏极电极的PMOS晶体管Q17构成。
另外，第4复位电路54由MOS晶体管构成，各个晶体管的栅极绝缘膜比构成输入输出控制电路6以及第1变换电路块7a的MOS晶体管的栅极绝缘膜厚。
说明如以上那样构成的电路动作。电路的动作如上所述，考虑通常动作状态和异常动作状态这两种状态。第4复位电路的结构及其电路动作几乎与实施形态1的情况相同。从而，第17图、第18图所示的定时流程的动作波形中除n31以外与该复位电路54的波形相同。
说明通常动作时的第4复位电路54的动作。
输入输出状态是在控制信号IN1为“L”电平时成为输出状态的情况。输出信号IN2是“H”电平输入时，如果经过输入输出控制电路6以及信号电平变换电路7，则连接点N24是“L”电平，连接点N15成为“H”电平，这一点与上述相同。同样，在输出信号IN2是“L”电平输入时，连接点N24是“H”电平，连接点N15是“L”电平。
成为要输出复位信号的问题的电路状态是最末级NMOS晶体管Q13、Q14双方同时导通的情况，即最末级NMOS晶体管Q13、Q14的栅极电极都成为“H”电平的情况。与此相对应，在条件附加单元54b中，把由连接到第2NAND门G22的第2输入端子的延迟电路G21延迟了的信号与输入到第1输入端子的未处理的信号进行比较。这时，基于延迟电路G21的延迟时间必须是电路动作的周期T以下。其结果，连接点N30中的输出成为“H”电平，PMOS晶体管Q17关断，电路不被复位。从而，不影响输出电路动作。
其次，用第18图的定时流程说明异常电源动作时的第4复位电路54的动作。这种情况下成为问题的状态如上所述是最末级NMOS晶体管Q13、Q14的栅极电极都成为“H”电平的时刻。其原因·解决方法由于与上述相同因此在这里省略。
在第1NAND门G19的第1输入端子、第2输入端子上，分别接受第18图的n15、n24那样的被固定为“H”电平的信号，其输出(波形n27)输入到第1反相器G20。把其输出(波形n28)经过延迟电路G21输入到第2NAND门G22的第1输入端子的信号(波形n29)与直接输入到上述G22的第1输入端子的信号(波形n28)进行比较，其结果，G22的输出成为“L”电平输出(波形n30)，PMOS晶体管Q17导通，由此连接点N23的电位成为“H”电平，在最末级NMOS晶体管Q14的栅极电极上，输入“L”电平，Q14关断。从而，不从缓冲器最末级晶体管Q14、Q15的第2电源电位向接地电位流过电流。
如以上那样，如果依据该实施形态4，则起到只要把处于“L”电平状态的第2信号电平变换电路的输出复位为“H”电平就可以消除缓冲器最末级中的异常贯通电流的效果。
其次，说明该实施形态4的变形例。
第14图是该变形例的电路结构图。图中，缓冲电路8b以外的电路结构由于与第8图所示的实施形态4的情况相同，因此在相同部分上标注相同的符号并且省略重复说明。
与上述缓冲电路8a的不同之点与上述实施形态1中叙述的内容相同。
依据该变形例的电路结构，与实施形态4相同，起到只要把处于“L”电平状态的第2信号电平变换电路的输出复位为“H”电平就可以消除缓冲器最末级中的异常贯通电流的效果。
实施形态5第9图是示出本发明实施形态5的输出缓冲电路的结构的电路图，示出具有信号变换功能的半导体集成电路装置的输入输出电路的结构。图中，第5复位电路55以外的电路结构由于与第5图所示的实施形态1的情况相同，因此在相同部分上标注相同的符号并且省略重复说明。
该实施形态5的第5复位电路55由贯通电流检测逻辑发生单元55a，条件附加单元55b，强制逻辑赋予装置55c构成。
贯通电流检测逻辑发生单元55a由第1输入端子连接到连接点N16、第2输入端子连接到连接点N25的NOR门G24构成。
条件附加单元55b由连接到NOR门G24的输出端子的偶数级反相门组成的延迟电路G25，和第1输入端子连接到NOR门G24的输出端子、第2输入端子连接到延迟电路G25的输出端子的NAND门G26构成。
强制逻辑赋予装置55c由具有连接第2电源电位4b的源极电极，接受条件附加单元55b的输出的栅极电极，连接到作为第2电平变换电路的输出端子的连接点N23的漏极电极的PMOS晶体管Q17构成。
另外，第5复位电路55由MOS晶体管构成，各个晶体管的栅极绝缘膜比构成输入输出控制电路6以及第1变换电路块7a的MOS晶体管的栅极绝缘膜厚。
说明以上那样构成的电路动作。电路的动作如上所述，考虑通常动作状态和异常动作状态这两种状态。该复位电路的结构以及其电路动作与实施形态1的情况相同。从而，第17图、第18图所示的动作波形中除n31以外，与第5复位电路55的波形相同。
首先，说明同时正常地加入第1电源电位VDD1、第2电源电位VDD2的通常动作状态。这时的电路动作与上述实施形态2相同。这时第5复位电路55发生作用使得NAND门G26输出“H”电平，提供给强制逻辑赋予装置55c的PMOS晶体管Q17的栅极电极。其结果，PMOS晶体管Q17关断，对输出动作不产生影响。
其次说明异常电源动作时的动作。成为问题的状态是最末级NMOS晶体管Q13、Q14双方同时导通的情况，是在缓冲器最末级晶体管Q13、Q14上从第2电源电位向接地电位流过电流的状态。原因如上所述，第5复位电路55如果用缓冲器8a(连接点N16、N25)检测出这样的状态，向前级的电平变换电路7进行反馈则能够加以解决。
如果更详细的进行说明，则在缓冲器最末级的NMOS晶体管Q13、Q14都完全导通的状态时，贯通电流检测逻辑发生单元55b的NOR门G24的第1输入端子、第2输入端子上分别接受被固定为“L”电平的信号，输出“H”电平，把其输出经过延迟电路G25输入到NAND门G26的第2输入端子的输入信号与直接输入到上述G26的第1输入端子的信号进行比较，其结果，NAND门G26的输出成为“L”电平输出，PMOS晶体管Q17导通。通过PMOS晶体管Q17导通连接点N23的电位成为“H”电平，最末级NMOS晶体管Q14的栅极电极上，输入“L”电平，Q14关断。从而，缓冲器最末级晶体管Q13、Q14上，从第2电源电位向接地电位不流过贯通电流。
如以上那样，如果依据该实施形态5，只要把处于“L”电平状态的第2信号电平变换电路的输出复位为“H”电平就可以起到消除缓冲器最末级中的异常贯通电流的效果。
其次，说明实施形态5的变形例。
第15图是该变形例的电路结构图。图中，缓冲电路8b以外的电路结构由于与第9图所示的实施形态5的情况相同，因此在相同部分上标注相同的符号并且省略重复说明。
与上述缓冲电路8a的不同之点与上述实施形态1中叙述的内容相同。
依据该变形例的电路结构，与实施形态5相同，只要把处于“L”电平状态的第2信号电平变换电路的输出复位为“H”电平就起到可以消除缓冲器最末级中的异常贯通电流的效果。
实施形态6第10图是示出本发明实施形态6的输出缓冲电路的结构的电路图，示出具有信号变换功能的半导体集成电路装置的输入输出电路的结构。图中，第6复位电路56以外的电路结构由于与第5图所示的实施形态1的情况相同，因此在相同部分上标注相同的符号并且省略重复说明。
第6复位电路56由贯通电流检测逻辑发生单元56a，条件附加单元56b，强制逻辑赋予装置56c构成。
贯通电流检测逻辑发生单元56a由第1输入端子连接到连接点N15、第2输入端子连接到连接点N24的NAND门G28构成。
条件附加单元56b由连接到NAND门G28的输出端子的偶数级反相门组成的延迟电路G29，第1输入端子连接到NAND门G28的输出端子、第2输入端子连接到延迟电路G29的输出端子的NOR门G30，连接到NOR门G30的输出端子的反相门G31构成。
强制逻辑赋予装置56c由具有连接到第2电源电位点4b的源极电极，从反相门G31接受条件附加单元56b的输出的栅极电极，连接到作为第2电平变换电路的输出端子的连接点N23的漏极电极的PMOS晶体管Q17构成。
另外，第6复位电路56由MOS晶体管构成，各个晶体管的栅极绝缘膜比构成输入输出控制电路6以及第1变换电路块7a的MOS晶体管的栅极绝缘膜厚。
说明以上那样构成的电路动作。电路的动作如上所述，考虑通常动作状态和异常动作状态这两种状态。该复位电路的结构以及其电路动作与实施形态1的情况几乎相同。从而，第17图、第18图所示的动作波形中除n31以外，与第5复位电路56的波形相同。
首先，说明同时正常地加入第1电源电位VDD1、第2电源电位VDD2的通常动作状态。这时的电路动作与上述实施形态3相同。这时第6复位电路56发生作用使得NOR门G30输出“L”电平，输入到反相门G31。该反相门G31的输出成为“H””电平，提供给下一级的PMOS晶体管Q17的栅极电极。其结果，Q17成为关断状态，对输出动作不产生影响。延迟电路G29的作用与实施形态1的情况相同。
其次说明异常电源动作时的动作。这种情况下成为问题的状态是最末级NMOS晶体管Q13、Q14双方同时导通的情况，是从第2电源电位向接地电位流过电流的状态。原因如上所述，第5复位电路56如果用缓冲器8a(连接点N15、N24都被固定为“H””电平的状态)检测出这样的状态，向前级的电平变换电路7进行反馈则能够加以解决。
如果更详细的进行说明，则在缓冲器最末级的NMOS晶体管Q13、Q14都完全导通的状态时，在NAND门G28的第1输入端子、第2输入端子上分别接受被固定为“H”电平的信号，输出“L”电平，把其输出经过延迟电路G29输入到NOR门G30的第2输入端子的信号与直接输入到上述NORG30的第1输入端子的信号进行比较·运算，其结果，NOR门G30的输出成为“H”电平输出，该信号输入到反相门G31，输出“L”电平，输入到PMOS晶体管Q17的栅极电极。其结果，PMOS晶体管Q17导通。通过PMOS晶体管Q17导通连接点N23的电位成为“H”电平，在最末级NMOS晶体管Q14的栅极电极上，输入“L”电平，Q14关断。从而，不从缓冲器最末级晶体管Q13、Q14的第2电源电位向接地电位流过电流。
如以上那样，如果依据该实施形态6，只要把处于“L”电平状态的第2信号电平变换电路的输出复位为“H”电平就可以起到消除缓冲器最末级中的异常的贯通电流的效果。
其次，说明该实施形态6的变形例。
第16图是该变形例的电路结构图。图中，缓冲电路8b以外的电路结构由于与第10图所示的实施形态6的情况相同，因此在相同部分上标注相同的符号并且省略重复说明。
与上述缓冲电路8a的不同之点与上述实施形态1中叙述的内容相同。
依据该变形例的电路结构，与实施形态1相同，只要把处于“L”电平状态的第2信号电平变换电路的输出复位为“H”电平就可以起到消除缓冲器最末级中的异常贯通电流的效果。
权利要求
1.一种输出缓冲电路，特征在于具备分别提供第1电位以及第2电位的第1电位点以及第2电位点；输出点；具有提供与由第1逻辑以及与其互补的第2逻辑构成的二进制逻辑的某一个相对应的第3电位的控制端，用于在第3电位与上述第1逻辑以及第2逻辑相对应的情况下使第1电位点与输出点之间分别导通以及不导通的第1导通控制元件；具有提供与由第3逻辑以及与其互补的第4逻辑构成的二进制逻辑的某一个相对应的第4电位的控制端，用于在上述第4电位与上述第3逻辑以及第4逻辑相对应的情况下使上述第2电位点与输出点之间分别导通以及不导通的第2导通控制元件；输出在上述第3电位以及第4电位分别与上述第1逻辑以及上述第3逻辑相对应的情况下启动的贯通检测信号的贯通电流检测逻辑发生装置；根据上述贯通检测信号，进行在上述第1导通控制元件的控制端强制地加入第2逻辑的第1逻辑赋予功能和在上述第2导通控制元件的控制端强制地加入上述第4逻辑的第2逻辑赋予功能的某一种功能的强制逻辑赋予装置。
2.如权利要求1中记述的输出缓冲电路，特征在于第1逻辑以及第3逻辑处于互补的关系。
3.如权利要求2中记述的输出缓冲电路，特征在于强制逻辑赋予装置包括具有连接到第1导通控制元件的控制端的一端和提供与第2逻辑相对应的第5电位的另一端，通过贯通检测信号的启动而导通的第1切换装置。
4.如权利要求2中记述的输出缓冲电路，特征在于强制逻辑赋予装置包括具有连接到第2导通控制元件的控制端的一端和提供与第4逻辑相对应的第5电位的另一端，通过贯通检测信号的启动而导通的第2切换装置。
5.如权利要求2中记述的输出缓冲电路，特征在于第1导通控制元件包括门电路、具有连接在第1电位点和输出点的一组电极的第1导电型的第1MOS晶体管、在第1导通控制元件的控制端与上述第1MOS晶体管的上述栅极之间串联连接的第1数的反相门，第2导通控制元件包括门电路、具有连接在第2电位点和输出点的一组电极的第1导电型的第2MOS晶体管、在上述第2导通控制元件的控制端与上述第2MOS晶体管的上述栅极之间串联连接的第2数的反相门，上述第2数与上述第1数具有奇数差。
6.如权利要求5中记述的输出缓冲电路，特征在于贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑相同的逻辑和与对应于第4电位的逻辑互补的逻辑的逻辑积作为贯通检测信号输出的逻辑门，在接受了与对应于上述贯通检测信号的逻辑相同的逻辑的情况下，强制逻辑赋予装置进行第1逻辑赋予功能。
7.如权利要求5中记述的输出缓冲电路，特征在于贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑互补的逻辑和与对应于第4电位的逻辑相同的逻辑的逻辑和的否定进行输出的逻辑门，在接受了与对应于上述贯通检测信号的逻辑相同的逻辑的情况下，强制逻辑赋予装置进行第1逻辑赋予功能。
8.如权利要求5中记述的输出缓冲电路，特征在于贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑相同的逻辑和与对应于第4电位的逻辑互补的逻辑的逻辑积的否定作为贯通检测信号输出的逻辑门，在接受了与对应于上述贯通检测信号的逻辑互补的逻辑的情况下，强制逻辑赋予装置进行第1逻辑赋予功能。
9.如权利要求5中记述的输出缓冲电路，特征在于贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑相同的逻辑和与对应于第4电位的逻辑互补的逻辑的逻辑积作为贯通检测信号输出的逻辑门，在接受了与对应于上述贯通检测信号的逻辑互补的逻辑的情况下，强制逻辑赋予装置进行第2逻辑赋予功能。
10.如权利要求5中记述的输出缓冲电路，特征在于贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑互补的逻辑和与对应于第4电位的逻辑相同的逻辑的逻辑和的否定进行输出的逻辑门，在接受了与对应于上述贯通检测信号的逻辑互补的逻辑的情况下，强制逻辑赋予装置进行第2逻辑赋予功能。
11.如权利要求5中记述的输出缓冲电路，特征在于贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑相同的逻辑和与对应于第4电位的逻辑互补的逻辑的逻辑积的否定作为贯通检测信号输出的逻辑门，在接受了与对应于上述贯通检测信号的逻辑相同的逻辑的情况下，强制逻辑赋予装置进行第2逻辑赋予功能。
12.如权利要求2中记述的输出缓冲电路，特征在于第1导通控制元件包括门电路、具有连接在第1电位点和输出点的一组电极的第1导电型的第1MOS晶体管、在上述第1导通控制元件的控制端与上述第1MOS晶体管的栅极之间串联连接的第1数的反相门，第2导通控制元件包括门电路、具有连接在第2电位点和输出点的一组电极的与第1导电型互补的第2导电型的第2MOS晶体管、在上述第2导通控制元件的控制端与上述第2MOS晶体管的上述栅极之间串联连接的第2数的反相门，上述第2数与第1数具有偶数差。
13.如权利要求12中记述的输出缓冲电路，特征在于贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑相同的逻辑和与对应于第4电位的逻辑互补的逻辑的逻辑积作为贯通检测信号输出的逻辑门，在接受了与对应于上述贯通检测信号的逻辑相同的逻辑的情况下，逻辑强制赋予装置进行第1逻辑赋予功能。
14.如权利要求12中记述的输出缓冲电路，特征在于贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑互补的逻辑和与对应于第4电位的逻辑相同的逻辑的逻辑和的否定进行输出的逻辑门，在接受了与对应于上述贯通检测信号的逻辑相同的逻辑的情况下，逻辑强制赋予装置进行第1逻辑赋予功能。
15.如权利要求12中记述的输出缓冲电路，特征在于贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑相同的逻辑和与对应于第4电位的逻辑互补的逻辑的逻辑积的否定作为贯通检测信号输出的逻辑门，在接受了与对应于上述贯通检测信号的逻辑互补的逻辑的情况下，逻辑强制赋予装置进行第1逻辑赋予功能。
16.如权利要求12中记述的输出缓冲电路，特征在于贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑相同的逻辑和与对应于第4电位的逻辑互补的逻辑的逻辑积作为贯通检测信号输出的逻辑门，在接受了与对应于上述贯通检测信号的逻辑互补的逻辑的情况下，逻辑强制赋予装置进行第2逻辑赋予功能。
17.如权利要求12中记述的输出缓冲电路，特征在于贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑互补的逻辑和与对应于第4电位的逻辑相同的逻辑的逻辑和的否定进行输出的逻辑门，在接受了与对应于上述贯通检测信号的逻辑互补的逻辑的情况下，逻辑强制赋予装置进行第2逻辑赋予功能。
18.如权利要求12中记述的输出缓冲电路，特征在于贯通电流检测逻辑发生装置包括把与对应于第3电位的逻辑相同的逻辑和与对应于第4电位的逻辑互补的逻辑的逻辑积的否定作为贯通检测信号输出的逻辑门，在接受了与对应于上述贯通检测信号的逻辑相同的逻辑的情况下，逻辑强制赋予装置进行第2逻辑赋予功能。
19.如权利要求1中记述的输出缓冲电路，特征在于在第1电源电平系统中，包括至少根据对担负二进制逻辑的第1信号提供第3电位以及第4电位的信号电平变换电路，第1电位到第4电位在与第1电源电平系统不同的第2电源电平系统中，对应于二进制逻辑的某一个。
20.如权利要求19中记述的输出缓冲电路，特征在于在第1电源电平系统中，包括接受担负二进制逻辑的一组第2信号输出第1信号的输出控制单元，根据上述第2信号，第3以及第4电位的组对应于第1逻辑以及第4逻辑的组，第2逻辑以及第3逻辑的组，或者第2逻辑以及第4逻辑的组。
21.如权利要求19中记述的输出缓冲电路，特征在于信号电平变换电路包括由多个MOS晶体管构成的实行第1信号的逻辑处理的前半部分以及由多个MOS晶体管构成的提供第3以及第4电位的后半部分，第2电源电平系统与第1电源电平系统相比较电位差加大，而且构成上述后半部分的MOS晶体管的栅极绝缘膜比构成上述前半部分的MOS晶体管的栅极绝缘膜厚。
22.如权利要求1中记述的输出缓冲电路，特征在于包括仅在贯通电流检测逻辑装置中所包含的检测电路的启动时间比特定时间长的情况下执行强制逻辑赋予装置的功能的条件附加装置。
23.如权利要求22中记述的输出缓冲电路，特征在于条件附加装置包括根据特定时间使贯通检测信号延迟，输出延迟检测信号的延迟元件；在对应于上述贯通检测信号的逻辑与对应于上述延迟检测信号的逻辑的两方都处于特殊逻辑状态时启动的逻辑门。
24.如权利要求23中记述的输出缓冲电路，特征在于延迟元件由偶数个反相门构成。
全文摘要
为了使得构成推挽缓冲电路最末级的一组MOS晶体管中不流过贯通电流,设置在前级配置的分别从控制系统以及输出系统的两个反相门群接受信号进行延迟操作、逻辑判断的复位电路,由此即使发生了由两个电源系统构成的输入输出电路在电源的接通、断开时成为不确定,来自信号电平变换电路的信号输出即使在上述最末级产生流过贯通电流的逻辑,也由于复位电路加入反馈强制地消除该逻辑,所以可以防止贯通电流。
文档编号H03K19/00GK1254456SQ97182148
公开日2000年5月24日 申请日期1997年5月1日 优先权日1997年5月1日
发明者谷口秀树 申请人:三菱电机株式会社