Dll电路及其控制方法

专利名称：Dll电路及其控制方法
技术领域：
本发明涉及一种延迟锁定回路(DLL, Delay Locked Loop)电路及其控 制方法，具体地，涉及一种可精确地输出具有改善的占空比品质的时钟的 DLL电路及其控制方法。
背景技术：
一般而言，DLL电路用于供应内部时钟，该内部时钟的相位比通过 转换外部时钟所获得的参考时钟早一预定时间。产生该内部时钟以允许具 有相当高集成密度的半导体存^i殳备如同步DRAM(SDRAM)等与外部时 钟同步地进行操作。更具体而言，时钟输入緩冲器接收外部时钟并输出内部时钟。此时， 内部时钟的相位由时钟输入緩冲器自外部时钟延迟一预定时间。内部时钟 的相位另外由半导体集成电路中的延迟元件所延迟，然后传送到数据输出 緩冲器。1^，该内部时钟控制该数据输出緩冲器以输出数据。因此，输出数据与外部时钟相比较^J^迟了相当多的时间。外部时钟 的相位与输出数据相交错。为了解决此问题，使用了 DLL电路。DLL电路将内部时钟的相位调 整为比外部时钟早一预定时间。因此，输出数据与外部时钟相比并未延迟。 也就^li兌，DLL电珞接收外部时钟，并产生相位比外部时钟早一预定时 间的内部时钟。在半导*#^备如DDR (双数据速率)SDRAM中，使用双回路型 DLL电路以产生上升时钟及下I^时钟。该DLL电路包括相位混合器，其将由延迟线路所输出的时钟的占空比调整到50%。该DLL电路包括>^馈 线路，每个反馈线路具有延迟线路、延迟建模单元及相位比较器。每个延 迟线路在操作模式设定单元的控制下执行粗延迟操作及细延迟操作。在根据相关技术的DLL电路(其包括双回路，并使用相位混合器来 控制时钟的占空比)中，无法精确地产生具有预定占空比的时钟。相位混 合器具有在其上拉部提供的多个驱动器、在其下拉部提供的多个驱动器以 及驱动部，该驱动部被提供用以驱动在上拉部与下拉部之间的节点处形成 的电压。相位混合器中提供的多个驱动器的驱动能力可才艮据PVT(压力、 电压及温度)的改变而改变。当上拉部与下拉部的驱动器之间的驱动能力 由于PVT的改变而出现差异时，如果在上拉部与下拉部之间的节点处形 成的电压的电平改变，则该节点上的电压主要受上拉部或下拉部之一的驱 动能力所影响。因此，无法精确地产生具有预定占空比的时钟。此外，当 低频时钟信号输入到该DLL电路时，需要更为精确的占空比校正操作， 但该DLL电路无法执行这种占空比校正操作。然而，根据相关技术的DLL电路包括两个反馈回路，每个回路具有 用于控制相位混合器的电路。因此，组件放置的面积不会很小。另夕卜，在 低频时钟信号输入到该DLL电路的情况下，相位混合器需要具有大量的 元件。因此，由组件放置的面积来看，根据相关技术的DLL电路存在问 题，且因此各个组件的功率消耗变高。结果，无法容易地实现半导体集成 电路的低功率消耗及高集成密度。发明内容本发明的实施例提供一种DLL电路及其控制方法，所述DLL电路 输出具有改善的占空比品质的时钟。本发明的一个实施例提供一种DLL电路，其包括占空比检测单元， 配置成检测上升时钟的占空比和下降时钟的占空比，由此输出占空比检测 信号；校正控制单元，配置成接收占空比检测信号，并响应于占空比检测 信号来产生校正控制信号；以及占空比校正单元，配置成接收校正控制信 号，响应于校正控制信号来校正内部时钟的占空比，由此输出参考时钟。本发明的另一实施例提供一种DLL电路，其包括占空比校正单元， 配置成根据上升时钟的占空比和下降时钟的占空比来校正内部时钟的占 空比，由此输出参考时钟；以;M目位混合单元，配置成接收上升时钟和下降时钟，并根据占空比校正单元的操作是否受限来选择性地混合上升时钟 的相位和下降时钟的相位。本发明的又一实施例提供一种控制DLL电路的方法，其包括检测 上升时钟的占空比和下降时钟的占空比；基于所述检测占空比来输出占空 比检测信号；响应于占空比检测信号来产生校正控制信号；响应于校正控 制信号来校正内部时钟的占空比；以U于所述校正占空比来输出参考时钟。本发明的另一实施例提供一种控制DLL电路的方法，其包括根据 上升时钟的占空比和下降时钟的占空比来校正内部时钟的占空比；基于所 述校正占空比来输出参考时钟；以及根据校正内部时钟的占空比的^Mt是 否受限来选择性地混合上升时钟和下降时钟。


图1为一示例性框图，示出^HL据一个实施例的DLL电路的配置。 图2为一示例性框图，示出图l所示的校正控制单元的配置。 图3为一示例性^f匡图，示出图l所示的占空比校正单元的配置。 图4为一示例性框图，示出图1所示的相位混合单元的配置。
具体实施方式
以下将参照附图来详细说明 一示例性实施例。参照图1, DLL电路包括时钟输入緩冲器10、校正控制单元20、占 空比校正单元30、笫一延迟单元40、第二延迟单元50、占空比检测单元 60、第一相位比较单元70、相位混合单元80、延迟建模单元90、第二相 位比较单元100 ; _迟控制单元110。时钟输入緩冲器10緩冲外部时钟clk一ext，由此产生内部时钟clk一int。校正控制单元20响应于占空比检测信号dtdet来产生n-位(其中n为 2或更大的自然数)校正控制信号crtcnKl:n〉以及混^H"吏能信号mixen。占空比校正单元30响应于n-位校正控制信号crtcnt<l :11>来校正内部 时钟elk—int的占空比，由此输出参考时钟clk一ref 。第一延迟单元40响应于第一延迟控制信号dlycontl来延迟参考时钟clk_ref，由此输出上升时钟rclk。第二延迟单元50响应于第二延迟控制信号dlycont2来延迟参考时钟 clk一ref，由此输出下降时钟fclk.占空比检测单元60检测上升时钟rclk的占空比和下降时钟fclk的占 空比，由此输出占空比检测信号dtdet。第一相位比较单元70比较上升时钟rclk的相位与下降时钟fclk的相 位，由此产生第一相位比较信号phcmpl。相位混合单元80响应于混^f吏能信号mixen和第一相位比较信号 phcmpl来混合上升时钟rclk的相位和下降时钟fclk的相位，由此产生输 出时钟elk—out。延迟建模单元卯执行传输路径(输出时钟clk一out通过所述传输路 径被传送到数据输出緩冲器)中延i^L件的延迟时l'《的建模，并延迟输出 时钟clk_out，以产生反馈时钟clkjb。第二相位比较单元100比较参考时钟clk一ref的相位与反馈时钟 dk一fb的相位，由此产生第二相位比较信号phcmp2。延迟控制单元110响应于笫一相位比较信号phcmpl和第二相位比较 信号phcmp2来产生第一延迟控制信号dlycontl和第二延迟控制信号 dlycoiit2。在DLL电路的初始操作时，从第一延迟单元40输出的上升时钟rclk 和从第二延迟单元50输出的下降时钟fclk相对于彼此具有相反的相位。 第一相位比较单元70产生第一相位比较信号phcmpl,以对准上升时钟 rclk的上升沿与下降时钟fclk的上升沿。随后，当上升时钟rclk的上升 沿与下降时钟fclk的上升沿对准时，占空比检测单元60使两个时钟反向， 并比较两个反向时钟的上升沿。因此，占空比检测单元60确定上升时钟 rclk的占空比和下降时钟fclk的占空比，例如是否占空比大于、精确地等 于或小于50%。占空比检测信号dtdet可由多位信号例如3-位信号来实施， 并且包括关于上升时钟rclk的占空比和下降时钟fclk的占空比的信息。校正控制单元20根据包括在占空比检测信号dtdet中的信息来产生 n-位校正控制信号crtcnt<l:n>。如果n-位校正控制信号crtcnKl:n〉的逻 辑值到达限制值，则校正控制单元20使能混合使能信号mixen。 n-位校 正控制信号crtcnt〈l:i^的逻辑值为最小值或最大值意味着占空比校正单 元30校正内部时钟elk—int的占空比的能力受限.如果混合使能信号mixen被使能，则相位混合单元80另外校正上升时钟rclk的占空比和下 降时钟fclk的占空比。占空比校正单元30也具有完全校正低频时钟的能 力，在该情况下占空比校正单元30放置的面积会显著增加。同时，当校 正控制单元20与相位混合单元80执行上述功能时，面积不会增加这么多。占空比校正单元30响应于n-位校正控制信号crtcnt<l :n〉来校正内部 时钟clkjnt的占空比，由此输出参考时钟clk_ref。随后，参考时钟clk一ref 被输入fi[第一延迟单元40和第二延迟单元50，并根据第一延迟控制信号 dlycontl及第二延迟控制信号dlycont2而^1迟。然后，第一延迟单元 40和第二延迟单元50分别输出上升时钟rclk和下降时钟fclk。如果混^f吏能信号mixen被禁止，则相位混合单元80驱动上升时钟 rclk以输出输出时钟clk—out。如果混^f吏能信号mixen被使能，则相位 混合单元80混合上升时& rclk的相位和下降时钟fclk的相位以产生输出 时钟clk一out。当混^H"吏能信号mixen被使能时，相位混合单元80在第一 相位比^信号phcmpl的控制下执行两个时钟的相位混合操作。通用相位 混合器在两个输入时钟中具有较早相位的时钟的影响下混合所i^f目位。相 位混合单元80根据第一相位比较信号phcmpl的指示、通过加强具有较 晚相位的时钟的驱动能力来补偿该影响。延迟建模单元卯执行传输# (输出时钟clk一out通过所述传输路 径被传送到数据输出緩冲器)中延i^L件的延迟时l《的建模，并将所述延 迟时间施加到输出时钟elk—out,以产生反馈时钟clk一fb。随后，第二相 位比较单元100比较参考sf钟clk一ref的相位与反馈时、clk一fb的相位， 由此产生第二相位比较信号phcmp2。延迟控制单元110响应于第一相位 比较信号phcmpl和第二相位比较信号phcmp2来产生第一延迟控制信号 dlycontl和第二延迟控制信号dlycont2，無分别将第一延迟控制信号 dlycontl和第二延迟控制信号dlycont2传送到第一延迟单元40和第二延 迟单元50。如上所述，在根据此实施例的DLL电路中，占空比校正单元30设置 在第一延迟单元40和第二延迟单元50之前。因此，由于具有校正占空比 的参考时钟elk—ref输入到第一延迟单元40和第二延迟单元50，可以精 确地产生具有例如50。/。的占空比的输出时钟clk—out。此外，当占空比校 正单元30的校正能力不足时，例如当输入低频^钟时，相位混合单元80 选择性地执行占空比校正操作。在此例中，相位混合单元80根据上升时 钟rclk的相位和下降时钟fclk的相位来调整上升时钟rclk的驱动能力及下降时钟fclk的驱动能力。因此，可以更为精确地产生具有例如50%的 占空比的输出时钟clk_out，而不需要增加组件放置的面积。参照图2，校正控制单元20包括计数器210，其响应于占空比检测信 号dtdet来执行加或减运算，以产生m-位计数信号count<l:m>。m-位计数信号count〈l:m〉可以用作例如n-位校正控制信号 crtcnt<l:n>，例如，在此例中，m=n。计数器210才艮据在占空比检测信号 dtdet中上升时钟rclk和下降时钟fclk的占空比信息来调整m-位计翁:信 号count〈l:m〉的逻辑值。例如，如果上升时钟rclk的占空比大于50%， 而下降时钟fclk的占空比小于50%，则计数信号count〈l:m〉的逻辑值减 小。作为另一实例，如果上升时钟rclk的占空比小于50。/。，而下降时钟 fclk的占空比大于50%，则计数信号count〈l:m〉的逻辑值增大。作为又 另一实例，如果上升时钟rclk的占空比和下降时钟fclk的占空比等于 50% ，则计数信号count<l:111>的逻辑值固定。校正控制单元20还可以包括限制值检测器220，其确定m-位计数 信号count〈l:n^的逻辑值是否为最大值或最小值，由此产生混合使能信 号mixen;及解码器230，其可解码m-位计数信号count<l:m>，由此输 出n-位校正控制信号crtcnt<l:n>。在此例中，当计数信号count〈l:n^的逻辑值为最大值或最小值时， 限制值检测器220使能混^^吏能信号mixen。否则，限制值检测器220禁 止混合使能信号mixen。然后，解码器230解码计数信号count〈l:m〉以 产生n-位校正控制信号crtcnt<l:n>,并将产生的n-位校正控制信号 crtcnt〈l:n〉传送到占空比校正单元30。 n-位校正控制信号crtcnt〈l:n〉可 以以例如具有单一高电平信号的形式来实施。如果计数信号count<l:m> 的逻辑值增大，则n-位校正控制信号crtcnt〈l:n〉中的高电平信号可以偏 移到上阶位(upper-level bit )。参照图3，占空比校正单元30包括上拉单元310、下拉单元320及驱 动单元330。上拉单元310响应于n-位校正控制信号crtcnt〈l:i^而上拉驱动单元330。下拉单元320响应于n-位校正控制信号crtcnKl:n〉而下拉驱动单元330。驱动单元330响应于上拉单元310的上拉操作和下拉单元320的下操作来驱动内部时钟clk一int，并由此输出参考时钟clk一ref。上拉单元310包括n个第一晶体管TRKl:n、每个第一晶体管具有 栅端子，用于接收n-位校正控制信号crtcnKl:i^中的信号，且所述第一 晶体管并联地设置在外部电源供应电压VDD的供应端子和驱动单元330 之间。下拉单元320包括n个第二晶体管TR2<l:n>,每个第二晶体管具有 栅端子，用于接收n-位校正控制信号crtcn^l:i^中的信号，且所述第二 晶体管并联地设置在接地电源供应电压VSS的供应端子和驱动单元330 之间。驱动单元330包括第一反向器IVl,其施加有要从上拉单元310和 下拉单元320供应的电压，并接收内部时钟clk—int;及第二反向器IV2， 其接收第一反向器IV1的输出信号，并输出参;时钟clk一ref。在n-位校正控制信号crtcnt〈l:n〉为m-位计数信号count〈l:m〉的情 况下，如果n-位校正控制信号crtcnKl:i^的低电平信号的数目增大，则 要从上拉单元310供应到驱动单元330的第一反向器IV1的电压量增大， 因此，延长了第一反向器IV1的输出信号的高电平周期。随后，从第二反 向器IV2输出的参考时钟clk一ref具有延长的低电平周期。如果n-位校正控制信号crtcnt〈l:i^的高电平信号的数目增大，则要 从下拉单元320供应到驱动单元330的第一反向器IV1的电压量增大，因 此，第一反向器IV1的输出信号的低电平周期延长。然后，要从第二反向 器IV2输出的参考时钟clk一ref具有延长的高电平周期。在n-位校正控制信号crtcnKl:i^从解码器230输出的情况下，n个 第一晶体管TRKl:n〉的大小不同。类似地，n个第二晶体管TR2<l:n> 的大小相对于彼此也不同。在半导体集成电路中，晶体管根据相对于其它 晶体管的大小而具有不同的阻抗。因此，例如，如果在n-位校正控制信 号crtcnt〈:i^中的信号被偏移一位，则上拉单元310与下拉单元320的 电阻值中的每一个都改变，因此上拉单元310的驱动能力和下拉单元320 的驱动能力也改变。参照图4，相位混合单元80包括相位混合器810，其根据混^^吏能 信号mixen是否被使能来选择性地混合上升时钟rclk的相位和下降时钟 fclk的相位；以及驱动能力补偿器820，其响应于混合使能信号mixen和 第一相位比较信号phcmpl来驱动上升时钟rclk或下降时钟fclk。相位混合器810包括第一反向驱动器INDRVl,其反向和驱动上升 时钟rclk，并将反向的上升时钟rclk输出到第一节点Nl;第二反向驱动 器INDRV2，如果混合使能信号mixen被使能，则该第二反向驱动器 INDRV2反向和驱动下降时钟fclk，并将反向的下降时钟fclk输出到第一 节点Nl;以及第三反向驱动器INDRV3，其反向和驱动第一节点Nl的 电压，并将反向的电压输出到第二节点N2，在所述第二节点N2形成输 出时钟clk_out。驱动能力补偿器820包括第四反向驱动器INDRV4，其响应于第一 相位补偿信号phcmpl来反向和驱动上升时钟rclk，并将反向的上升时钟 rclk输出到第三节点N3;第五反向驱动器INDRV5,其响应于第一相位 比较信号phcmpl来反向和驱动下降时钟fclk，并将反向的下降时钟fclk 输出到第三节点N3;以及第六反向驱动器INDRV6，如果混合使能信号 mixen 被使能，则该第六反向驱动器INDRV6反向和驱动第三节点N3的 电压，并将反向的电压输出到第二节点N2。如果混合使能信号mixen被禁止，则相位混合器810的第二反向驱 动器INVDRV2及驱动能力补偿器820的第六反向驱动器INDRV6被禁 止。因此，以上升时钟rclk由第一反向驱动器INDRV1及第二反向驱动 器INDRV2来驱动的方式产生输出时钟clk一out。如果混合使能信号mixen被使能，则第二反向驱动器INDRV2及第 六反向驱动器INDRV6被使能。如果第一相位比较信号phcmpl处于第 一电平(在该实例中为高电平)，则驱动能力补偿器820的第四反向驱动器 INDRV4被使能，而如果第一相位比i^信号phcmpl处于第二电平(在该 实例中为低电平)，则第五反向驱动器INDRV5被使能。因此，当下降时 钟fclk的相位领先于上升时钟rclk的相位，则第一相位比i^信号phcmpl 使能第四反向驱动器INDRV4。此外，当上升时钟rclk的相位领先于下 降时钟fclk的相位，则第一相位比较信号phcmpl使能第五反向驱动器 INDRV5。相位混合单元80执行根据混^f吏能信号mixeii是否被4吏能来选择性 地混合上升时钟rclk和下降时钟fclk的操作。此外，相位混合单元80响 应于第一相位比^^信号phcmpl来4hf尝上升时钟rclk和下降时钟fclk中 具有较^目位的时钟的驱动能力。结果，防止了输出时钟clk一out受上升 时钟rclk和下降时钟fclk中具有较早相位的时钟所影响。如上所述，根据所述实施例的DLL电路检测分别从第一延迟单元和第二延迟单元输出的上升时钟的占空比和下降时钟的占空比，基于所检测 的上升时钟和下降时钟的占空比来校正参考时钟的占空比，并将具有校正 占空比的参考时钟供应到第一延迟单元和第二延迟单元。因此，根据本发明的实施例的DLL电#行精确的占空比校正操作。此外，根据所述实 施例的DLL电路持续地监视由于PVT的改变所造成的单个延迟元件的延 迟量的改变，由此更为精确地产生具有例如50%的占空比的输出时钟。根据一个实施例的DLL电路仅当占空比校正单元的操作能力受限 时，例如当输入低频时钟时，才选择性地操作相位混合单元。il^组件放 置的面积和功率消耗有影响。此外，根据一个实施例的DLL电路可防止 输出时钟的占空比由于相位混合单元的4^操作而失真。根据所述实施例，DLL电路及其控制方法输出具有改善的占空比品 质的时钟。此外，根据所述实施例，DLL电路及其控制方法输出占空比不会由 于PVT的改变而改变的时钟。此外，根据所述实施例，DLL电路及其控制方法可增加面积裕v变， 并减小功率消耗，导致半导体集成电路的低功率消耗和高集成度。对本领域技术人员来说，显然可以在不背离本发明的范围;sjjt神的情 况下进行各种变化和改变。因此，应当理解上述实施例在各个方面并非限 制性的，而是说明性的。本发明的范围由所附权利要求所限定，而不是由 先前的说明书所限定，因此，落入权利要求的边界和范围内或所述边界和 范围的等同形式内的所有改变和变化都应被所述权利要求所包括。主要元件符号说明10时钟输入緩冲器20校正控制单元30占空比校正单元40第一延迟单元50第二延迟单元60占空比检测单元70第一相位比较单元80相位混合单元卯延迟建模单元100 第二相位比较单元110 延迟控制单元210 计数器220 限制值检测器230 解码器310 上拉单元320 下拉单元330 驱动单元810 相位混合器820 驱动能力补偿器
权利要求
1.一种延迟锁定回路电路，其包括占空比检测单元，其配置成检测上升时钟的占空比和下降时钟的占空比，由此输出占空比检测信号；校正控制单元，其配置成接收所述占空比检测信号，并响应于所述占空比检测信号而产生校正控制信号；以及占空比校正单元，其配置成接收所述校正控制信号，响应于所述校正控制信号而校正内部时钟的占空比，由此输出参考时钟。
2. 如权利要求1所述的延迟锁定回路电路，其中，在所述上升时钟的笫一边沿与所述下降时钟的第一边沿对准 后，所述占空比检测单元配置成接收和比较所述上升时钟的第二边沿与所 述下降时钟的第二边沿，由此确定所述上升时钟的占空比和所述下降时钟 的占空比，并产生所述占空比检测信号。
3. 如权利要求1所述的延迟锁定回路电路，其中，所述校正控制单元包括计数器，其配置成接收所述占空比检测 信号，并响应于所述占空比检测信号而执行加或减运算，以便产生多位计 数信号，并输出所述多位计数信号做为所述校正控制信号。
4. 如权利要求3所述的延迟锁定回路电路，其中，所述占空比校正单元配置成接收所述校正控制信号的多位信 号，根据所述校正控制信号的多位计数信号中的高电平信号的数目和低电 平信号的数目来校正所述内部时钟的占空比，由此输出所述参考时钟。
5. 如权利要求1所述的延迟锁定回路电路，其中，所述校正控制单元配置成接收所述占空比检测信号，并响应于 所述占空比检测信号而产生所述校正控制信号，如果所述校正控制信号的 逻辑值到达限制值，则使能混合使能信号。
6. 如权利要求5所述的延迟锁定回路电路， 其中，所述校正控制单元包括计数器，其配置成接收所述占空比检测信号，响应于所述占空比检测 信号而执行加或减运算，并产生多位计数信号；限制值检测器，其配置成确定所述多位计数信号是否到达门限值，由此产生所述混合使能信号；以及解码器，其配置成接收和解码所述多位计数信号，由此输出所述多位 校正控制信号。
7. 如权利要求6所述的延迟锁定回路电路，其中，所述占空比校正单元配置成接收所述多位校正控制信号，确定 所述多位校正控制信号中哪一位包括高电平信号，根据所述多位校正控制 信号中哪一位包括高电平信号而校正所述内部时钟的占空比，由此输出所 述参考时钟。
8. 如权利要求4或7所述的延迟锁定回路电路， 其中，所述占空比校正单元包括上拉单元，其配置成接收所述校正控制信号，并响应于所述校正控制 信号而上拉一驱动单元；下拉单元，其配置成接收所述校正控制信号，并响应于所述校正控制 信号而下拉所述驱动单元；以及所述驱动单元，其配置成响应于所述上拉单元的上拉操作和所述下拉 单元的下拉^^而驱动所述内部时钟，由此输出所述参考时钟。
9. 如权利要求8所述的延迟锁定回路电路，其中，所述上拉单元包括多个不同大小的晶体管；以及 其中所述下拉单元包括多个不同大小的晶体管。
10. 如权利要求5所述的延迟锁定回路电路，进一步包括相位混合单元，其配置成接收所述上升时钟、所述下降时钟及所述混 合使能信号，且响应于所述混^^吏能信号而混合所述上升时钟的相位和所 述下降时钟的相位，以产生输出时钟。
11. 如权利要求10所述的延迟锁定回路电路，其中，所iM目位混合单元配置成接收第一相位比较信号、所述上升时 钟及所述下降时钟，并响应于第一相位比较信号而对混合所述上升时钟的 相位和所述下降时钟的相位的操作进行控制。
12. 如权利要求11所述的延迟锁定回路电路，其中，所i^目位混合单元包括相位混合器，其配置成接收所述上升时钟、所述下降时钟及所述混合 使能信号，并根据所述混合使能信号是否被使能而选择性地混合所述上升 时钟的相位和所述下降时钟的相位；以及驱动能力补偿器，其配置成接收所述上升时钟或所述下降时钟、所述 混合使能信号及所述第一相位比较信号，并响应于所述混^^吏能信号及所 述第一相位比较信号而驱动所述上升时钟或所述下降时钟。
13. 如权利要求12所述的延迟锁定回路电路， 其中，所i^目位混合器包括第一节点；第二节点，其配置成形成所述输出时钟；第一反向驱动器，其配置成接收、反向及驱动所述上升时钟，并将所 述反向的上升时钟输出到所述第 一 节点；第二反向驱动器，其配置成接收所述下降时钟及所述混合信号，如果 所述混合使能信号被使能，则反向和驱动所述下降时钟，并将所述反向的 下降时钟输出到所述第一节点；以及第三反向驱动器，其配置成接收、反向及驱动所述第一节点的电压， 以获得反向的第 一电压，并将所述反向的第 一电压输出到所述第二节点。
14. 如权利要求12所述的延迟锁定回路电路， 其中，所述驱动能力补偿器包括 第三节点；第四反向驱动器，其配置成响应于所述第一相位比较信号而接收、反 向及驱动所述上升时钟，以获得反向的上升时钟，并将所述反向的上升时 钟输出到所述第三节点；第五反向驱动器，其配置成响应于所述第一相位比较信号而接收、反 向及驱动所述下降时钟，以获得反向的下降时钟，并将所述反向的下降时 钟输出到所述第三节点；以及第六反向驱动器，其配置成接收所述混^^吏能信号和所述第三节点的 电压，如果所述混合使能信号被使能，则反向和驱动所述第三节点的电压 以获得第二反向电压，并将所述第二反向电压输出到所述第二节点。
15. —种延迟锁定回路电路，其包括占空比校正单元，其配置成根据上升时钟的占空比和下降时钟的占空 比而校正内部时钟的占空比，由此输出参考时钟；以及相位混合单元，其配置成接收所述上升时钟和所述下降时钟，并根据 所述占空比校正单元的操作是否受限而选择性地混合所述上升时钟的相 位和所述下降时钟的相位。
16. 如权利要求15所述的延迟锁定回路电路，进一步包括占空比检测单元，其配置成接收所述上升时钟和所述下降时钟，检测 所述上升时钟的占空比和所述下降时钟的占空比，由此输出占空比检测信 号；以及校正控制单元，其配置成接收所述占空比检测信号，并响应于所述占 空比检测信号而产生多位校正控制信号及混^f吏能信号。
17. 如权利要求16所述的延迟锁定回路电路，其中，所述占空比校正单元配置成接收所述多位校正控制信号和所述 内部时钟，根据所述多位校正控制信号中的高电平信号的数目与低电平信 号的数目而校正所述内部时钟的占空比，由此输出所述参考时钟。
18. 如权利要求16所述的延迟锁定回路电路，其中，所述占空比校正单元配置成接收所述内部时钟和所述多位校正 控制信号，根据所述多位校正控制信号中哪一位包括高电平信号而校正所 述内部时钟的占空比，由此输出所述参考时钟。
19. 如权利要求17或18所述的延迟锁定回路电路， 其中，所述占空比校正单元包括上拉单元，其配置成接收所述多位校正控制信号，并响应于所述多位 校正控制信号而上拉一驱动单元；下拉单元，其配置成接收所述多位校正控制信号，并响应于所述多位 校正控制信号而下拉所述驱动单元；以及所述驱动单元，其配置成接收所述内部时钟，响应于所述上拉单元的 上##作及所述下拉单元的下##作而驱动所述内部时钟，由此输出所述 参考时钟。
20. 如权利要求19所述的延迟锁定回路电路，其中，所述上拉单元包括多个不同大小的晶体管；以及 其中，所述下拉单元包括多个不同大小的晶体管。
21. 如权利要求16所述的延迟锁定回路电路，其中，所述相位混合单元配置成接收所述混^^吏能信号、所述上升时 钟、所述下降时钟及第一相位比较信号，根据所述混^^吏能信号是否被使 能而确定所述参考时钟的占空比的校正完成情况，并响应于所述第一相位行控制，以产生输出时钟。
22. 如权利要求21所述的延迟锁定回路电路， 其中，所^目位混合单元包括相位混合器，其配置成接收所述上升时钟、所述下降时钟及所述混合 使能信号，并根据所述混合使能信号是否被使能而选择性地混合所述上升 时钟的相位和所述下降时钟的相位；以及驱动能力补偿器，其配置成接收所述上升时钟或所述下降时钟、所述 第一相位比较信号及所述混^使能信号，并响应于所述混^使能信号及所 述第 一相位比较信号而驱动所述上升时钟或所述下降时钟。
23. 如权利要求22所述的延迟锁定回路电路， 其中，所勤目位混合器包括第一节点；第二节点，其配置成形成所述输出时钟；第一反向驱动器，其配置成接收、反向及驱动所述上升时钟，以获得 反向的上升时钟，并将所述反向的上升时钟输出到所述第 一节点；第二反向驱动器，其配置成接收所述混合使能信号和所述下降时钟， 如果所述混^^吏能信号被使能，则反向和驱动所述下降时钟，以获得反向 的下降时钟，并将所述反向的下降时钟输出到所述第一节点；以及第三反向驱动器，其配置成接收在所述第一节点形成的电压，并反向 和驱动在所述第一节点形成的电压，以获得反向的电压，并将所述反向的 电压输出到所述第二节点。
24. 如权利要求22所述的延迟锁定回路电路， 其中，所述驱动能力补偿器包括第三节点；第四反向驱动器，其配置成接收所述第 一相位比较信号和所述上升时 钟，响应于所述第一相位比较信号而反向和驱动所述上升时钟，以获得反 向的上升时钟，并将所述反向的上升时钟输出到所述第三节点；第二反向驱动器，其配置成接收所述第一相位比较信号和所述下降时 钟，响应于所述第一相位比较信号而反向及驱动所述下降时钟，以获得反向的下降时钟，并将所述反向的下降时钟输出到所述第三节点；以及第三反向驱动器，其配置成接收所述混合使能信号和所述第三节点的 电压，如果所述混合使能信号被使能，则反向和驱动所述第三节点的电压， 以获得反向的电压，并将所述反向的电压输出到所述第二节点。
25. 如权利要求16所述的延迟锁定回路电路，其中，在所述上升时钟的第一边沿与所述下降时钟的第一边沿对准 后，所述占空比检测单元配置成接收所述上升时钟和所述下降时钟，比较 所述上升时钟的第二边沿与所述下降时钟的第二边沿，确定所述上升时钟 的占空比及所述下降时钟的占空比，并产生所述占空比检测信号。
26. 如权利要求16所述的延迟锁定回路电路，其中，所述校正控制单元配置成接收所述占空比检测信号，根据包括 在所述占空比检测信号中的信息而产生所述多位校正控制信号，如果所述 多位校正控制信号到达限制值，则使能所述混/^吏能信号。
27. 如权利要求26所述的延迟锁定回路电路， 其中，所述校正控制单元包括计数器，其配置成接收所述占空比检测信号，响应于所述占空比检测 信号而执行加或减运算，并产生多位计数信号；限制值检测器，其配置成确定所述多位计数信号是否为最大值或最小 值，并产生所述混合使能信号；以及解码器，其配置成接收和解码所述多位计数信号，并输出所述多位校 正控制信号。
28. 如权利要求11或21所述的延迟锁定回路电路，进一步包括第一相位比较单元，其配置成接收所述上升时钟和所述下降时钟，比 较所述上升时钟的相位与所述下降时钟的相位，由此产生所述第一相位比较信号。
29. 如权利要求1或15所述的延迟锁定回路电路，进一步包括时钟输入緩冲器，其配置成接收和緩冲外部时钟，由此产生所述内部 时钟。
30. 如权利要求28所述的延迟锁定回路电路，进一步包括第一延迟单元，其配置成接收所述参考时钟和第一延迟控制信号，根 据所述第一延迟控制信号的控制而延迟所述参考时钟，由此输出所述上升 时钟；以及第二延迟单元，其配置成接收所述参考时钟和第二延迟控制信号，根 据第二延迟控制信号的控制而延迟所述参考时钟，由此输出所述下降时 钟。
31. 如权利要求30所述的延迟锁定回路电路，进一步包括延迟建模单元，其配置成执行传输路径中延迟元件的延迟时间的建 模，将所i^迟时间施加到所述输出时钟，并将所述输出时钟传送到数据 输出緩冲器以产生反馈时钟；第二相位比较单元，其配置成接收所述参考时钟和所述反馈时钟，比 较所述参考时钟的相位与所述反馈时钟的相位，由此产生第二相位比较信 号；以及延迟控制单元，其配置成接收所述第一相位比较信号和所述第二相位 比较信号，并响应于所述第 一相位比较信号和所述第二相位比较信号而产 生所述第 一延迟控制信号和所述第二延迟控制信号。
32. —种控制延迟锁定回路电路的方法，所述方法包括 检测上升时钟的占空比和下降时钟的占空比； 基于所述占空比的检测而输出占空比检测信号；响应于所述占空比检测信号而产生校正控制信号； 响应于所述校正控制信号而校正内部时钟的占空比；以及 基于所述占空比的校正而输出参考时钟。
33. 如权利要求32所述的方法，其中，在所述上升时钟的第一边沿与所述下降时钟的第一边沿对准后，所述占空比检测信号的输出包括执行比较所述上升时钟的第二边沿 与所述下降时钟的第二边沿的IM乍，由此确定所述上升时钟的占空比和所 述下降时钟的占空比，并产生所述占空比检测信号。
34. 如权利要求32或33所述的方法，其中，所述校正控制信号的产生包括响应于所述占空比检测信号而 执行加或减运算，以产生多位计数信号，由此输出所述多位计数信号做为 所述校正控制信号。
35. 如权利要求34所述的方法，其中，所述参考时钟的输出包括根据所述校正控制信号中的高电平 信号的数目和低电平信号的数目而校正所述内部时钟的占空比，由此输出 所述参考时钟。
36. 如权利要求32或33所述的方法，其中，所述校正控制信号的产生包括响应于所述占空比检测信号而 产生所述校正控制信号，如果所述校正控制信号的逻辑值到达限制值，则 使能混合使能信号。
37. 如权利要求36所述的方法， 其中，所述校正控制信号的产生包括响应于所述占空比检测信号而执行加或减运算，以产生多位计数信号；根据所述多位计数信号是否到达所述限制值而产生所述混合使能信号；解码所述多位计数信号；以及 输出所述多位校正控制信号。
38. 如权利要求36所述的方法，其中，所述参考时钟的输出包括根据所述多位校正控制信号中哪一 位包括高电平信号而校正所述内部时钟的占空比，由此输出所述参考时 钟。
39. 如权利要求36所述的方法，进一步包括在所述参考时钟的输 出之后，响应于所述混合使能信号而混合所述上升时钟的相位和所述下降时钟的相位，以产生输出时钟。
40. 如权利要求39所述的方法，其中，所述输出时钟的产生包括响应于第一相位比较信号而对混合 所述上升时钟的相位和所述下降时钟的相位的操作进行控制。
41. 如权利要求40所述的方法， 其中，所述输出时钟的产生包括根据所述混合使能信号是否被使能而选择性地混合所述上升时钟的 相位和所述下降时钟的相位；以及响应于所述混合使能信号和所述第一相位比较信号而驱动所述上升 时钟或所述下降时钟。
42. —种控制延迟锁定回路电路的方法，所述方法包括 根据上升时钟的占空比和下降时钟的占空比而校正内部时钟的占空比；基于所述占空比的校正而输出参考时钟；以及根据校正所述内部时钟的占空比的操作是否受限而选择性地混合所 述上升时钟和所述下降时钟。
43. 如权利要求42所述的方法，进一步包括在所述参考时钟的输 出之前，检测所述上升时钟的占空比和所述下降时钟的占空比；基于所述占空比的检测而输出占空比检测信号；以及响应于所述占空比检测信号而产生多位校正控制信号和混合使能信号。
44. 如权利要求43所述的方法，其中，所述参考时钟的输出包括根据所述多位校正控制信号中的髙 电平信号的数目和低电平信号的数目而校正所述内部时钟的占空比，由此 输出所述参考时钟。
45. 如权利要求43所述的方法，其中，所述参考时钟的输出包括才艮据所述多位校正控制信号中哪一 位包括高电平信号而校正所述内部时钟的占空比，由此输出所述参考时钟。
46. 如权利要求43所述的方法，其中，所述上升时钟和所述下降时钟的混合包括根据所述混合使能 信号是否被使能而确定所述参考时钟的占空比的校正完成情况，并响应于 第一相位比较信号而对混合所述上升时钟的相位和所述下降时钟的相位 的操作进行控制，以产生输出时钟。
47. 如权利要求46所述的方法，其中，所述上升时钟和所述下降时钟的混合包括根据所述混合使能信号是否被使能而选择性地混合所述上升时钟的 相位和所述下降时钟的相位；以及响应于所述混合使能信号和所述第一相位比较信号而驱动所述上升 时钟或所述下降时钟。
48. 如权利要求43所述的方法，其中，在所述上升时钟的第一边沿与所述下降时钟的第一边沿对准 后，所述占空比检测信号的输出包括执行比较所述上升时钟的第二边沿 与所述下降时钟的第二边沿的操作，由此确定所述上升时钟的占空比及所 述下降时钟的占空比，以产生所述占空比检测信号。
49. 如权利要求43所述的方法，其中，所述多位校正控制信号与所述混合使能信号的产生包括根据 包括在所述占空比检测信号中的信息而产生所述多位校正控制信号，如果 所述多位校正控制信号到达门P艮值，则使能所述混合使能信号。
50. 如权利要求49所述的方法，其中，所述多位校正控制信号和所述混合使能信号的产生包括 响应于所述占空比检测信号而执行加或减运算，以产生多位计数信号；确定所述多位计数信号是否为最大值或最小值，由此产生所述混^f吏 能信号；解码所述多位计数信号；以及 输出所述多位校正控制信号。
51. 如权利要求40或46所述的方法，进一步包括比较所述上升时钟的相位与所述下降时钟的相位，并产生所述第一相 位比较信号。
52. 如权利要求32或42所述的方法，进一步包括 緩沖外部时钟，由此产生所述内部时钟。
53. 如权利要求51所述的方法，响应于第一延迟控制信号而延迟所述参考时钟，由此输出所述上升时 钟；以及响应于第二延迟控制信号而延迟所述参考时钟，由此输出所述下降时钟。
54. 如权利要求53所述的方法，进一步包括执行传输路径中延迟元件的延迟时间的建模，由此延迟所述输出时钟 以产生哀Jt时钟，其中所述输出时钟通过所述传输路径被传送到数据输出 緩冲器；比较所述参考时钟的相位与反馈时钟的相位，由此产生第二相位比较 信号；以及响应于所述第一相位比较信号和所述第二相位比较信号而产生所述 第 一延迟控制信号和所述第二延迟控制信号。
全文摘要
本发明公开了一种DLL电路，其包括占空比检测单元，该占空比检测单元检测上升时钟的占空比与下降时钟的占空比，由此输出占空比检测信号。校正控制单元响应于占空比检测信号而产生校正控制信号。占空比校正单元响应于校正控制信号而校正内部时钟的占空比，由此输出参考时钟。
文档编号H03L7/087GK101232285SQ200710151409
公开日2008年7月30日 申请日期2007年9月28日 优先权日2007年1月24日
发明者尹元柱, 李铉雨, 申东石 申请人:海力士半导体有限公司