专利名称：一种基于神经元mos管的电压型四值施密特触发器电路的制作方法
技术领域：
本发明涉及一种施密特触发器电路，尤其涉及一种基于神经元MOS管的电压型四值施密特触发器电路。
背景技术：
施密特触发器能有效抑制叠加在信号上的干扰，消除信号颤动而得到广泛应用，它是模拟和数字系统中对信号进行整形处理，改善开/关控制的一种常用电路。施密特电路的两个重要特征是能有效地接收缓慢变化的输入信号并将其转变为快速变化的输出信号；对于正向和负向输入信号的直流传输特性有着不同的检测阈值，两者之差称之为回差。在多值逻辑电路中，多值施密特电路也应有其相应的使用地位。电路对信号值的检测是通过输入信号与阈值的比较来作出的，检测阈居于相邻的两种信号值之间。因此，为检测一个m值逻辑信号，其取值为0，1，…，m-1，电路中需要设置O. 5，I. 5，…，m_l. 5，共m_l个检测阈。在多值施密特电路的设计中需要对这m-Ι个检测阈值进行控制以实现对应阈值的回差特性，因此多值施密特电路的设计较之二值电路要复杂得多。目前，基于CMOS工艺设计的多值施密特电路主要有电流型和电压型之分。多值电流型CMOS施密特电路因存在直流通路通常需要消耗较大的功耗，多值电压型CMOS施密特电路虽具有低功耗的特点，但多值电压型CMOS电路为实现具有多个阈值的MOS管需要增加额外的离子注入工序或需同时采用增强型和耗尽型两种MOS管，这增加了工艺复杂度，使实用性受到限止。由于四值逻辑电路容易实现与二值逻辑电路的接口，因此对四值CMOS施密特电路的设计就显得尤为有意义。
发明内容
本发明的目的在于提出一种基于神经元MOS管的电压型四值施密特触发器电路，它们除了具有低功耗和结构简单的特点之外，还可以通过改变输入端电容耦合系数来调节回差电压。本发明的设计方案是为了实现上述目的。本发明提供一种基于神经元MOS管的电压型四值施密特触发器电路，包括阈0. 5电路、阈I. 5电路、阈2. 5电路和四值信号传输控制电路；所述阈0. 5电路分别连接有电源VDD、电源V2以及输入信号端Vin ;所述阈I. 5电路分别连接有电源VDD、电源\、电源V1以及输入信号端Vin ;所述阈2. 5电路分别连接有电源VDD、电源V1以及输入信号端Vin ;所述四值信号传输控制电路分别连接有电源VDD、电源V1、电源V2以及输出信号端Vrat ;所述阈0. 5电路、阈I. 5电路以及阈2. 5电路分别与四值信号传输控制电路相连接。作为对一种基于神经元MOS管的电压型四值施密特触发器电路的进一步描述所述阈0. 5电路包括具有回差特性的阈0. 5反相运算电路和阈0. 5运算电路；所述阈0. 5反相运算电路和阈0. 5运算电路由互补型的阈0. 5反相器、普通二值CMOS反相器和反馈电路构成；所述互补型阈0. 5反相器包括神经元pMOS管mpl和神经元nMOS管mnl ;所述普通二值CMOS反相器包括pMOS管mp2和nMOS管Hin2 ;所述神经元pMOS管mpl的源极接电源Vdd，神经元pMOS管mpl的漏极接所述神经元nMOS管mnl的漏极，神经元pMOS管mpl有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cpl、电容Cp2和电容Cp3 ;所述神经元nMOS管mnl的源极接地，神经元nMOS管mnl有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cnl、电容Cn2和电容Cn3 ;所述CMOS反相器中pMOS管mp2的源极接电源VDD, pMOS管mp2的漏极接CMOS反相器中nMOS管mn2的漏极，nMOS管mn2的源极接地；所述CMOS反相器中pMOS管mp2的栅极与nMOS管Hin2的栅极相接作为CMOS反相器的输入端；所述CMOS反相器的输入端与所述神经元pMOS管mpl的漏极和所述神经元nMOS管mnl的漏极相连接；所述神经元nMOS管mnl的一个栅输入端和所述神经元pMOS管mpl的一个栅输入端与输入信号端Vin相接；所述神经元pMOS管mpl的另一个栅输入端与电源Vdd相连接，神经元PMOS管mpl的剩余一个输入栅与所述CMOS反相器中pMOS管mp2的漏极和nMOS管mn2的漏极相接形成正反馈电路；所述神经元nMOS管mnl的另一个栅输入端接电源V2，神经元nMOS管mnl的剩余一个输入栅与所述CMOS反相器中pMOS管mp2的漏极和nMOS管Iiin2的漏极相接形成正反馈电路；所述阈I. 5电路包括具有回差特性的阈I. 5反相运算电路和阈I. 5运算电路；所述阈I. 5反相运算电路和阈I. 5运算电路由互补型的阈I. 5反相器、普通二值CMOS反相器以及反馈电路组成；所述互补型阈I. 5反相器包括神经元pMOS管mp3和神经元nMOS管mn3 ;所述普通二值CMOS反相器包括pMOS管mp4和nMOS管mn4 ;所述神经元pMOS管mp3的源极接电源Vdd,神经元pMOS管mp3的漏极接神经元nMOS管mn3的漏极,神经元pMOS管mp3有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cp4、电容Cp5和电容Cp6 ;所述神经元nMOS管mn3的源极接地，神经元nMOS管mn3有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cn4、电容Cn5和电容Cn6 ;所述CMOS反相器中pMOS管mp4的源极接电源VDD，pMOS管mp4的漏极接CMOS反相器中nMOS管mn4的漏极，nMOS管mn4的源极接地；所述CMOS反相器中pMOS管mp4的栅极与nMOS管mn4的栅极相接作为CMOS反相器的输入端；所述CMOS反相器的输入端与所述神经元pMOS管mp3的漏极和所述神经元nMOS管mn3的漏极相连接；所述神经元nMOS管mn3的一个栅输入端和所述神经元pMOS管mp3的一个栅输入端与输入信号端Vin相接；所述神经元pMOS管mp3的另一个栅输入端接电源V2，神经元PMOS管mp3的剩余一个输入栅与所述CMOS反相器中pMOS管mp4的漏极和nMOS管mn4的漏极相接形成正反馈电路；所述神经元nMOS管mn3的另一个栅输入端接电源V1,神经元nMOS管mn3的剩余一个输入栅与所述CMOS反相器中pMOS管mp4的漏极和nMOS管mn4的漏极相接形成正反馈电路；所述阈2. 5电路包括具有回差特性的阈2. 5反相运算电路和阈2. 5运算电路；所述阈2. 5反相运算电路和阈2. 5运算电路由互补型的阈2. 5反相器、普通二值CMOS反相器以及反馈电路组成；所述阈2. 5反相器包括神经元pMOS管mp5和神经元nMOS管mn5 ；所述普通二值CMOS反相器包括pMOS管mp6和nMOS管mn6 ;所述神经元pMOS管mp5的源极接电源Vdd,神经元pMOS管mp5的漏极接所述神经元nMOS管mn5的漏极,神经元pMOS管mp5有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cp7、电容Cp8和电容Cp9 ;所述神经元nMOS管mn5的源极接地，神经元nMOS管mn5有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cn7、电容Cn8和电容Cn9 ;所述CMOS反相器中pMOS管mp6的源极接电源VDD，pMOS管mp6的漏极接CMOS反相器中nMOS管mn6的漏极，nMOS管mn6的源极接地；所述CMOS反相器中pMOS管mp6的栅极与nMOS管mn6的栅极相接作为CMOS反相 器的输入端；所述CMOS反相器的输入端与所述神经元pMOS管mp5的漏极和所述神经元nMOS管mn5的漏极相连接；所述神经元nMOS管mn5的一个栅输入端和所述神经元pMOS管mp5的一个栅输入端与输入信号端Vin相接，所述神经元pMOS管mp5的另一个栅输入端接电源V1，神经元PMOS管mp5的剩余一个输入栅与所述CMOS反相器中pMOS管mp6的漏极和nMOS管mn6的漏极相接形成正反馈电路；所述神经元nMOS管mn5的另一个栅输入端接地，神经元nMOS管mn5的剩余一个输入栅与所述CMOS反相器中pMOS管mp6的漏极和nMOS管mn6的漏极相接形成正反馈电路；所述四值信号传输控制电路由PMOS管mp7、pMOS管mp8、pMOS管mp9和nMOS管mn7、nM0S管mn8、nM0S管mn9组成；所述pMOS管mp7的源极接电源VDD,pM0S管mp7的漏极接所述nMOS管mn7的漏极，pMOS管mp7的栅极连接至所述阈O. 5电路中普通二值CMOS反相器中pMOS管mp2和nMOS管mn2的漏极；所述nMOS管mn7的源极接地,nMOS管mn7的栅极连接至所述阈2. 5电路中普通二值CMOS反相器中pMOS管mp6和nMOS管mn6的漏极；所述pMOS管mp8的漏极和所述PMOS管mp9的源极串接于电源V2与输出信号端Vrat之间，pMOS管mp8的栅极连接至所述阈O. 5电路中神经元pMOS管mpl和神经元nMOS管mnl的漏极；所述nMOS管mn8的源极和nMOS管mn9的漏极串接于输出信号端Vrat与电源V1之间；所述nMOS管mn9的栅极接至所述阈2. 5电路中神经元pMOS管mp5和神经元nMOS管mn5的漏极；所述pMOS管mp9的栅极和所述nMOS管mn8的栅极相连接至所述阈I. 5电路中普通二值CMOS反相器中pMOS管mP4和nMOS管mn4的漏极。与现有设计方案相比，本发明具有的有益效果是相对于输入端而言，神经元MOS器件或电路的阈值电压可受外部控制栅信号的控制，这有效地克服了传统电压型多值逻辑电路为实现具有多个阈值电压的MOS管需要额外的离子注入工序或需同时采用增强型和耗尽型两种MOS管而增加工艺复杂度等缺陷。电路利用了神经元MOS管所具有的阈值易于控制这一自然属性，无需增加特别的电路，仅需通过分别在P型和η型浮栅MOS管中增加一栅输入端就可以方便地实现施密特电路中的再生反馈，这使得所设计的电路具有非常简单的结构。采用具有独立浮栅结构的互补浮栅MOS管方案，保证了电路具有低功耗和高噪声容限的特点。并且，可以通过改变电容耦合系数来方便地调整回差电压。通过增加浮栅MOS管的输入端数，可以非常容易地接入外部控制信号，从而改变施密特电路中的高、低两个阈值电压。因此本发明具有的最大特点是调整回差电压方便并且可以通过外部控制信号直接控制阈值电压。本发明完全基于标准的双层多晶硅CMOS工艺，除了保持电压型电路低功耗的特点之外，新设计具有电路结构简单、回差电压调节容易，以及对阈值电压控制方便和灵活等特点。
下面结合附图对本发明的具体实施方式
作进一步详细说明。图I是基于神经元MOS管的电压型四值施密特触发器电路；图2是图I中所涉及的η型神经元MOS管和ρ型神经元MOS管的符号以及它们的电容模型；
图3是图I所示四值施密特触发器电路的电压传输特性曲线{Cn(p)i:Cn(p)(i+1):Cn(p)(i+2)=15:15:l, i e (1,4,7)}；图4是图I所示四值施密特触发器电路的电压传输特性曲线{Cn(p)i:Cn(p)(i+1):Cn(p)(i+2)=6:6:1, i e (I, 4, 7)} ο
具体实施例方式实施例I、图I给出了一种基于神经元MOS管的电压型四值施密特触发器电路，包括阈O. 5电路11、阈I. 5电路12、阈2. 5电路13和四值信号传输控制电路14 ;阈O. 5电路11分别连接有电源VDD、电源V2以及输入信号端Vin ;阈I. 5电路12分别连接有电源VDD、电源V2、电源V1以及输入信号端Vin;阈2. 5电路13分别连接有电源VDD、电源V1以及输入信号端Vin ；四值信号传输控制电路14分别连接有电源VDD、电源V1、电源V2以及输出信号端Vout ;阈O. 5电路11、阈I. 5电路12以及阈2. 5电路13分别与四值信号传输控制电路14相连接。具体的连接方式如下阈O. 5电路11包括具有回差特性的阈O. 5反相运算电路和阈O. 5运算电路；阈
0.5反相运算电路和阈O. 5运算电路由互补型的阈O. 5反相器、普通二值CMOS反相器和反馈电路构成；互补型阈O. 5反相器包括神经元pMOS管mpl和神经元nMOS管mnl ;普通二值CMOS反相器包括pMOS管mp2和nMOS管mn2。神经元pMOS管mpl的源极接电源VDD，神经元pMOS管mpl的漏极接神经元nMOS管mnl的漏极，神经元pMOS管mpl有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cpl、电容Cp2和电容Cp3 ;神经元nMOS管mnl的源极接地，神经元nMOS管mnl有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cnl、电容Cn2和电容Cn3 ；CM0S反相器中PMOS管mp2的源极接电源VDD，pMOS管mp2的漏极接CMOS反相器中nMOS管mn2的漏极，nMOS管Hin2的源极接地；CMOS反相器中pMOS管mp2的栅极与nMOS管mn2的栅极相接作为CMOS反相器的输入端；CM0S反相器的输入端与神经元pMOS管mpl的漏极和神经元nMOS管mnl的漏极相连接；神经元nMOS管mnl的一个栅输入端和神经元pMOS管mpl的一个栅输入端与输入信号端Vin相接；神经元pMOS管mpl的另一个栅输入端与电源Vdd相连接，神经元pMOS管mpl的剩余一个输入栅与CMOS反相器中pMOS管mp2的漏极和nMOS管Hin2的漏极相接形成正反馈电路；神经元nMOS管mnl的另一个栅输入端接电源V2，神经元nMOS管mnl的剩余一个输入栅与CMOS反相器中pMOS管mp2的漏极和nMOS管Hin2的漏极相接形成正反馈电路。阈I. 5电路12包括具有回差特性的阈I. 5反相运算电路和阈I. 5运算电路；阈
1.5反相运算电路和阈I. 5运算电路由互补型的阈I. 5反相器、普通二值CMOS反相器以及反馈电路组成；互补型阈I. 5反相器包括神经元pMOS管mp3和神经元nMOS管mn3 ;普通二值CMOS反相器包括pMOS管mp4和nMOS管mn4。神经元pMOS管mp3的源极接电源VDD，神经元pMOS管mp3的漏极接神经元nMOS管mn3的漏极，神经元pMOS管mp3有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cp4、电容Cp5和电容Cp6 ;神经元nMOS管mn3的源极接地，神经元nMOS管mn3有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cn4、电容Cn5和电容Cn6 ；CM0S反相器中PMOS管mp4的源极接电源VDD，pMOS管mp4的漏极接CMOS反相器中nMOS管mn4的漏极，nMOS管mn4的源极接地；CM0S反相器中pMOS管mp4的栅极与nMOS管mn4的栅极相接作为CMOS反相器的输入端；CM0S反相器的输入端与神经元pMOS管mp3的漏极和神经元nMOS管mn3的漏极相连接；神经元nMOS管mn3的一个栅输入端和神经元pMOS管mp3的一个栅输、入端与输入信号端Vin相接；神经元pMOS管mp3的另一个栅输入端接电源V2，神经元pMOS管IHp3的剩余一个输入栅与CMOS反相器中pMOS管mp4的漏极和nMOS管mn4的漏极相接形成正反馈电路；神经元nMOS管mn3的另一个栅输入端接电源V1，神经元nMOS管mn3的剩余一个输入栅与CMOS反相器中pMOS管mp4的漏极和nMOS管mn4的漏极相接形成正反馈电路。阈2. 5电路13包括具有回差特性的阈2. 5反相运算电路和阈2. 5运算电路；阈
2.5反相运算电路和阈2. 5运算电路由互补型的阈2. 5反相器、普通二值CMOS反相器以及反馈电路组成；阈2. 5反相器包括神经元pMOS管mp5和神经元nMOS管mn5 ;普通二值CMOS反相器包括pMOS管mp6和nMOS管mn6。神经元pMOS管mp5的源极接电源VDD，神经元pMOS管mp5的漏极接神经元nMOS管mn5的漏极，神经元pMOS管mp5有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cp7、电容Cp8和电容Cp9 ;神经元nMOS管mn5的源极接地，神经元nMOS管mn5有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cn7、电容Cn8和电容Cn9 ；CM0S反相器中PMOS管mp6的源极接电源VDD，pMOS管mp6的漏极接CMOS反相器中nMOS管mn6的漏极，nMOS管mn6的源极接地；CM0S反相器中pMOS管mp6的栅极与nMOS管mn6的栅极相接作为CMOS反相器的输入端；CM0S反相器的输入端与神经元pMOS管mp5的漏极和神经元nMOS管mn5的漏极相连接；神经元nMOS管mn5的一个栅输入端和神经元pMOS管mp5的一个栅输入端与输入信号端Vin相接，神经元pMOS管mp5的另一个栅输入端接电源V1，神经元pMOS管mp5的剩余一个输入栅与CMOS反相器中pMOS管mp6的漏极和nMOS管mn6的漏极相接形成正反馈电路；神经元nMOS管mn5的另一个栅输入端接地，神经元nMOS管mn5的剩余一个输入栅与CMOS反相器中pMOS管mp6的漏极和nMOS管mn6的漏极相接形成正反馈电路。四值信号传输控制电路(14)由pMOS管mp7、pM0S管mp8、pM0S管mp9和nMOS管mn7、nMOS管mn8、nM0S管mn9组成；pM0S管mp7的源极接电源VDD, pMOS管mp7的漏极接nMOS管mn7的漏极，PMOS管mp7的栅极连接至阈0. 5电路11中普通二值CMOS反相器中pMOS管mp2和nMOS管mn2的漏极；nM0S管mn7的源极接地，nMOS管mn7的栅极连接至阈2. 5电路13中普通二值CMOS反相器中pMOS管mp6和nMOS管mn6的漏极；pM0S管mp8的漏极和pMOS管mp9的源极串接于电源V2与输出信号端Vtjut之间，pMOS管mp8的栅极连接至阈0. 5电路11中神经元pMOS管mpl和神经元nMOS管mnl的漏极；nM0S管mn8的源极和nMOS管mn9的漏极串接于输出信号端Vwt与电源V1之间；nM0S管mn9的栅极接至阈2. 5电路13中神经元pMOS管mp5和神经元nMOS管mn5的漏极；pM0S管mp9的栅极和nMOS管mn8的栅极相连接至阈I. 5电路13中普通二值CMOS反相器中pMOS管mp4和nMOS管mn4的漏极。以上所述四值信号传输控制电路部分14中，pMOS管mp7用于传输电源Vdd的电压VDD, pMOS管mp8和pMOS管mp9用于传输电源V2的电压V2, nMOS管mn8和nMOS管mn9用于传输电源V1的电压VpnMOS管mn7用于传输地电压O。(KVpV2和Vdd分别对应于四值逻辑信号(0、1、2、3)。神经元MOS管是近年来提出的一种具 有高功能度、低功耗和阈值控制灵活等特点的新型器件，人们已在模拟、数字和神经网络等多个领域对它的应用开展了深入研究。这种器件的加工工艺与标准的双层多晶硅CMOS工艺完全兼容，η型神经元MOS管和ρ型神经元MOS管的符号以及它们的电容模型如图2所示。它具有多个输入栅极和一个浮栅极，其中浮栅由第一层多晶硅形成，多个输入控制栅则由第二层多晶硅形成。输入端与浮栅之间通过电容实现I禹合。图中Vf表不浮栅上的电压，Vtl为衬底电压，N1' V2、......、Vn为输入信号
电压。Ctl是浮栅与衬底之间的耦合电容，它主要由栅氧化层电容Cm构成，C1, C2,……、Cn为各个输入栅与浮栅之间的耦合电容。图中D和S分别表示漏极和源极。浮栅上的净电荷Qf由下式给出
权利要求
1.一种基于神经元MOS管的电压型四值施密特触发器电路；其特征是所述基于神经元MOS管的电压型四值施密特触发器电路包括阈O. 5电路(11)、阈I. 5电路(12)、阈2. 5电路(13)和四值信号传输控制电路(14)； 所述阈O. 5电路(11)分别连接有电源VDD、电源V2以及输入信号端Vin ； 所述阈1.5电路(12)分别连接有电源VDD、电源V2、电源V1以及输入信号端Vin; 所述阈2. 5电路(13)分别连接有电源VDD、电源V1以及输入信号端Vin ； 所述四值信号传输控制电路(14)分别连接有电源VDD、电源V1、电源V2以及输出信号端Vout， 所述阈0.5电路(11)、阈1.5电路(12)以及阈2.5电路(13)分别与四值信号传输控制电路(14)相连接。
2.如权利要求I所述的一种基于神经元MOS管的电压型四值施密特触发器电路，其特征是所述阈O. 5电路(11)包括具有回差特性的阈O. 5反相运算电路和阈O. 5运算电路； 所述阈O. 5反相运算电路和阈O. 5运算电路由互补型的阈O. 5反相器、普通二值CMOS反相器和反馈电路构成；所述互补型阈O. 5反相器包括神经元pMOS管mpl和神经元nMOS管mnl ;所述普通二值CMOS反相器包括pMOS管mp2和nMOS管mn2 ； 所述神经元pMOS管mpl的源极接电源Vdd,神经元pMOS管mpl的漏极接所述神经元nMOS管mnl的漏极，神经元pMOS管mpl有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cpl、电容Cp2和电容Cp3 ;所述神经元nMOS管mnl的源极接地，神经元nMOS管mnl有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cnl、电容Cn2和电容Cn3 ;所述CMOS反相器中pMOS管mp2的源极接电源VDD，pMOS管mp2的漏极接CMOS反相器中nMOS管mn2的漏极，nMOS管mn2的源极接地；所述CMOS反相器中pMOS管mp2的栅极与nMOS管mn2的栅极相接作为CMOS反相器的输入端；所述CMOS反相器的输入端与所述神经元pMOS管mpl的漏极和所述神经元nMOS管mnl的漏极相连接；所述神经元nMOS管mnl的一个栅输入端和所述神经元PMOS管mpl的一个栅输入端与输入信号端Vin相接；所述神经元pMOS管mpl的另一个栅输入端与电源Vdd相连接，神经元pMOS管mpl的剩余一个输入栅与所述CMOS反相器中pMOS管mp2的漏极和nMOS管Iiin2的漏极相接形成正反馈电路；所述神经元nMOS管mnl的另一个栅输入端接电源V2，神经元nMOS管mnl的剩余一个输入栅与所述CMOS反相器中PMOS管mp2的漏极和nMOS管Hin2的漏极相接形成正反馈电路； 所述阈I. 5电路(12)包括具有回差特性的阈I. 5反相运算电路和阈I. 5运算电路；所述阈I. 5反相运算电路和阈I. 5运算电路由互补型的阈I. 5反相器、普通二值CMOS反相器以及反馈电路组成；所述互补型阈I. 5反相器包括神经元pMOS管mp3和神经元nMOS管mn3 ；所述普通二值CMOS反相器包括pMOS管mp4和nMOS管mn4 ； 所述神经元pMOS管mp3的源极接电源Vdd,神经元pMOS管mp3的漏极接神经元nMOS管mn3的漏极，神经元pMOS管mp3有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cp4、电容Cp5和电容Cp6 ;所述神经元nMOS管mn3的源极接地，神经元nMOS管mn3有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cn4、电容Cn5和电容Cn6 ；所述CMOS反相器中pMOS管mp4的源极接电源VDD，pM0S管mp4的漏极接CMOS反相器中nMOS管mn4的漏极，nMOS管mn4的源极接地；所述CMOS反相器中pMOS管mp4的栅极与nMOS管mn4的栅极相接作为CMOS反相器的输入端；所述CMOS反相器的输入端与所述神经元pMOS管mp3的漏极和所述神经元nMOS管mn3的漏极相连接；所述神经元nMOS管mn3的一个栅输入端和所述神经元PMOS管mp3的一个栅输入端与输入信号端Vin相接；所述神经元pMOS管mp3的另一个栅输入端接电源V2，神经元pMOS管mp3的剩余一个输入栅与所述CMOS反相器中pMOS管mp4的漏极和nMOS管mn4的漏极相接形成正反馈电路；所述神经元nMOS管mn3的另一个栅输入端接电源V1，神经元nMOS管mn3的剩余一个输入栅与所述CMOS反相器中pMOS管mp4的漏极和nMOS管mn4的漏极相接形成正反馈电路； 所述阈2. 5电路(13)包括具有回差特性的阈2. 5反相 运算电路和阈2. 5运算电路；所述阈2. 5反相运算电路和阈2. 5运算电路由互补型的阈2. 5反相器、普通二值CMOS反相器以及反馈电路组成；所述阈2. 5反相器包括神经元pMOS管mp5和神经元nMOS管mn5 ;所述普通二值CMOS反相器包括pMOS管mp6和nMOS管mn6 ； 所述神经元pMOS管mp5的源极接电源Vdd,神经元pMOS管mp5的漏极接所述神经元nMOS管mn5的漏极，神经元pMOS管mp5有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cp7、电容Cp8和电容Cp9 ;所述神经元nMOS管mn5的源极接地，神经元nMOS管mn5有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cn7、电容Cn8和电容Cn9 ;所述CMOS反相器中pMOS管mp6的源极接电源VDD，pMOS管mp6的漏极接CMOS反相器中nMOS管mn6的漏极，nMOS管mn6的源极接地；所述CMOS反相器中pMOS管mp6的栅极与nMOS管mn6的栅极相接作为CMOS反相器的输入端；所述CMOS反相器的输入端与所述神经元pMOS管mp5的漏极和所述神经元nMOS管mn5的漏极相连接；所述神经元nMOS管mn5的一个栅输入端和所述神经元PMOS管mp5的一个栅输入端与输入信号端Vin相接，所述神经元pMOS管mp5的另一个栅输入端接电源V1,神经元pMOS管mp5的剩余一个输入栅与所述CMOS反相器中pMOS管mp6的漏极和nMOS管mn6的漏极相接形成正反馈电路；所述神经元nMOS管mn5的另一个栅输入端接地，神经元nMOS管mn5的剩余一个输入栅与所述CMOS反相器中pMOS管mp6的漏极和nMOS管mn6的漏极相接形成正反馈电路； 所述四值信号传输控制电路(14)由pMOS管mp7、pM0S管mp8、pM0S管mp9和nMOS管mn7、nMOS 管 mn8、nMOS 管 mn9 组成； 所述pMOS管mp7的源极接电源VDD, pMOS管mp7的漏极接所述nMOS管mn7的漏极，pMOS管mp7的栅极连接至所述阈O. 5电路(11)中普通二值CMOS反相器中pMOS管mp2和nMOS管Inn2的漏极；所述nMOS管mn7的源极接地，nMOS管mn7的栅极连接至所述阈2. 5电路(13)中普通二值CMOS反相器中pMOS管mp6和nMOS管mn6的漏极；所述pMOS管mp8的漏极和所述PMOS管mp9的源极串接于电源V2与输出信号端Vrat之间，pMOS管mp8的栅极连接至所述阈O. 5电路(11)中神经元pMOS管mpl和神经元nMOS管mnl的漏极；所述nMOS管mn8的源极和nMOS管mn9的漏极串接于输出信号端Vwt与电源V1之间；所述nMOS管mn9的栅极接至所述阈2. 5电路(13)中神经元pMOS管mp5和神经元nMOS管mn5的漏极；所述pMOS管mp9的栅极和所述nMOS管mn8的栅极相连接至所述阈I. 5电路(13)中普通二值CMOS反相器中pMOS管mp4和nMOS管mn4的漏极。
全文摘要
本发明公开了一种基于神经元MOS管的电压型四值施密特触发器电路，包括具有回差特性的阈0.5反相运算和阈0.5运算电路部分11，具有回差特性的阈1.5反相运算和阈1.5运算电路部分12，具有回差特性的阈2.5反相运算和阈2.5运算电路部分13，四值信号传输控制电路部分14。本发明完全基于标准的双层多晶硅CMOS工艺，并且四值施密特电路中的三个回差电压值可以通过改变电容耦合系数比来调整。采用具有独立浮栅结构的互补神经元MOS管方案，保证了电路具有低功耗和高噪声容限的特点。此外,由于采用神经元MOS管设计的阈运算及其反相电路容易实现对阈值的控制，这使得所提出的四值施密特电路具有简单的结构。
文档编号H03K3/3565GK102638248SQ20121014254
公开日2012年8月15日 申请日期2012年5月9日 优先权日2012年5月9日
发明者吴剑钟, 周选昌, 杨旸, 杭国强, 章丹艳, 胡晓慧 申请人:浙江大学城市学院