专利名称：时钟切换电路和时钟切换方法
技术领域：
本公开涉及时钟切换电路和时钟切换方法，更具体地涉及用于使时钟切换被以更高的稳定性执行的时钟切换电路和时钟切换方法。
背景技术：
存在根据相关技术的时钟切换电路，其中这些电路将与某时钟同步的输入数据转换为与不同时钟同步的数据，并且输出转换后的数据。在时钟切换电路中，在可读/可写双端口 RAM(随机存取存储器)的写入地址和读取地址的相位之间进行比较，以控制写入地址和读取地址从而使得它们之间不会发生冲突。例如，存在这样的时钟切换电路，其中该时钟切换电路基于写入帧脉冲信号来控制写入地址，并且基于具有与写入帧脉冲信号的相位不同的相位的读取帧脉冲信号来控制读取地址(例如，参见JP-A-2004-140619(专利文献I))。 存在监控写入地址和读取地址的相位的时钟切换电路。当相位相互接近而在它们之间只剩预定距离时，写入地址和读取地址被初始化以使它们之间保持某个距离(例如，参见 JP-A-2009-218885(专利文献 2))。提出了这样的光学信号传输系统，其中该系统通过使用PLL(锁相环)电路的相位比较器来比较FIFO(先入先出)存储器的写入地址和读取地址的相位来执行高阶传输帧拆装((destuffing))的处理，从而适当地控制写入地址和读取地址(例如，参见JP-A-2008-148250 (专利文献 3))。
发明内容
专利文献I中公开的技术是基于以下假设的写入帧脉冲信号的相位与读取帧脉冲信号的相位之间不存在重叠。但是，没有公开做出用于防止这些相位相互重叠的设置的手段，并且在实际中不能稳定地执行时钟切换。根据专利文献2公开的技术，即使在写入地址和读取地址的相位变得相互接近时电路也能稳定地进行操作，写入地址和读取地址也会由于时钟波动而被初始化。于是，不能保证经历时钟切换的数据的有效性。在专利文献3中公开的高阶传输帧的拆装的情况中，由于拆装频率低，所以即使在PLL电路的时钟出现了由于拆装导致的改变时，该改变也不明显并且将不会影响PLL电路的操作。但是，当专利文献3中公开的技术被应用于时钟切换电路时，用于控制写入地址和读取地址的相位的相位控制信息被以比拆装频率更高的频率生成。所以，如果相位控制信息包括错误，则PLL电路的操作将会受到影响。结果，PLL电路执行时钟再同步，并且PLL电路的操作可能会变得不稳定，这会对设置在该电路下游的系统造成不利影响。在这种情况下，希望使时钟切换被以更高的稳定性执行。本公开的实施例涉及一种时钟切换电路，该时钟切换电路将输入到其的与第一时钟同步的数据作为与第二时钟同步的输出数据输出。该电路包括双端口 RAM，其能够相互独立地执行写入和读取操作；写入地址控制部件，其控制双端口 RAM的写入地址，其中输入数据被写入在写入地址中；空白地址检测部件，其检测写入地址中的没有被写入输入数据的空白地址；以及读取地址转换部件，其将双端口 RAM的除空白地址以外的写入地址转换为读取地址，其中输出数据被从读取地址读出。该时钟切换电路还可以包括相位同步电路，其在与入地址的最闻有效位的相位和读取地址的最高有效位的相位之间建立同步。读取地址转换部件可以对与写入地址的最闻有效位的相位同步的读取地址的最闻有效位的相位进行反转。第一时钟的频率可以比第二时钟的频率高，并且第一时钟的频率与第二时钟的频率之比可以是由整数表示的比值。读取地址转换部件可以基于以下表格将写入地址转换为读取地址，其中在该表格上空白地址和读取地址被根据整数比值相关联。本公开的另一实施例涉及一种由时钟切换电路执行的时钟切换方法，该时钟切换电路将输入到该时钟切换电路的与第一时钟同步的数据作为与第二时钟同步的输出数据·输出，并且包括能够相互独立地执行写入和读取操作的双端口 RAM。该方法包括控制双端口 RAM的写入地址，其中输入数据被写入在写入地址中；检测写入地址中没有被写入输入数据的空白地址；以及将双端口 RAM的除空白地址以外的写入地址转换为读取地址，其中输出数据被从读取地址读出。在本公开的实施例的双端口 RAM中，输入数据被写入的写入地址被控制。写入地址中的没有被写入输入数据的空白地址被检测出来。双端口 RAM的除空白地址以外的写入地址被转换为读取地址，其中输出数据被从读取地址读出。根据本公开的实施例，可以更稳定地执行时钟切换。
图I是示出包括根据相关技术的时钟切换电路的数据传输系统的示例性配置的示意图；图2是用于说明多路复用数据的方法的示图；图3是用于说明数据分离方法的图表；图4是示出体现本公开的时钟切换电路的示例性配置的示意图；图5是用于说明时钟切换电路的操作的图表；图6A至6E是与频率比相关联的转换表；图7是用于说明时钟切换处理的流程图；图8是示出体现本公开的技术的时钟切换电路的具体示例性配置的示意图；图9是用于说明时钟切换方法的图表；以及图10是用于说明与空白地址相关联的输出数据的延迟的图表。
具体实施例方式现在将参考附图描述根据本公开的技术的实施例。将以所列出的顺序描述以下项目I.根据相关技术的时钟切换电路
2.利用本公开的技术的时钟切换电路3.利用本公开的技术的时钟切换电路的具体示例性配置〈I.根据相关技术的时钟切换电路〉图I示出了包括根据相关技术的时钟切换电路的数据传输系统的示例性配置。在图I中所示的数据传输系统11中，数据多路复用装置11对数据进行多路复用，并且将结果数据供应给并串转换部件12。并串转换部件12对由数据多路复用装置11供应的多路复用数据进行并串转换，并且将结果数据作为串行传输信号发送给串并转换部件13。串并转换部件13对由并串转换部件12发送的串行传输信号进行串并转换，并且将结果信号供应给数据分离装置14。数据分离装置14对由串并转换部件13供应的数据进行分离。数据多路复用装置11被配置为时钟切换电路。与写入时钟CK_A同步的输入数据块DAl至DA6被写入数据多路复用装置11的双端口 RAM (随机存取存储器)21中，并且与读取时钟CK_B同步的输出数据块DBl至DB6被从双端口 RAM 21读出。写入地址控制部件22控制双端口 RAM 21中的被写入输入数据块DAl至DA6的写入地址。读取地址控制部件23控制双端口 RAM 21中的输出数据块DBl至DB6被读出的读取地址。PLL(锁相环)电路24基于写入时钟CK_A输出读取时钟CK_B。读取时钟0(_8被以写入时钟CK_A的频率的5/4倍的频率输出。即，写入时钟CK_A的频率与读取时钟CK_B的频率之比为4 5。图2是用于说明数据多路复用装置11使用的数据多路复用方法的示图。作为数据多路复用装置11的时钟切换操作的结果，如图2中所示，与写入时钟CK_A的四个时钟周期相关联的输入数据块DAl至DA6被作为与读取时钟CK_B的五个时钟周期相关联的输出数据块DBl至DB6读出。与读取时钟CK_B的五个时钟周期相关联的输出数据DBl至DB6包括由图中的黑色框表示的空数据块(下文中称为空白数据)。数据多路复用装置11可以将新的数据块存储在这些空白数据区域中，以将数据发送给数据分离装置14。指示输出数据中所包括的空白数据的位置的信号BLNK由读取地址控制部件23生成，并且该信号被与输出数据DBl至DB6 —起发送给数据分离装置14。如上所述，数据多路复用装置11可以通过执行时钟切换将新数据与已经输入到其的数据进行多路复用，并且结果数据可以被发送给数据分离装置14。数据分离装置14也被配置为时钟切换电路。与写入时钟RCK_B同步的输入数据RDBl至RDB6(即，数据DBl至DB6)被写入在数据分离装置14的双端口 RAM 31中，并且与读取时钟RCK_A同步的输出数据RDAl至RDA6 ( S卩，数据DAl至DA6)被从双端口 RAM 31读出。写入地址控制部件32控制双端口 RAM 31的被写入输入数据RDBl至RDB6的写入地址。读取地址控制部件33控制双端口 RAM 31的输出数据RDAl至RDA6被读出的读取地址。PLL电路34基于写入地址和读取地址输出读取时钟RCK_A。读取时钟RCK_A被以写入时钟RCK_B的频率的4/5倍的频率输出。即，写入时钟RCK_B的频率与读取时钟RCK_A的频率之比为5 4。图3是用于说明数据分离装置14使用的数据分离方法的图表。
作为数据分离装置14执行的时钟切换的结果，如图3中所示，与写入时钟RCK_B的五个时钟周期相关联的输入数据RDBl至RDB6被作为与读取时钟RCK_A的四个时钟周期相关联的输出数据RDAl至RDA6读出。首先，数据分离装置14的读取地址控制部件32基于指示输入数据的空白数据的位置的信号RBLNK和写入时钟RCK_B，生成写入地址控制信号41 (下文中可以称为“写入地址41”)。如图3中所示，写入地址41包括写入地址的最高有效位、写入地址的两个最低有效位、以及写入使能信号。读取地址控制部件33基于由PLL电路34输出的读取时钟RCK_A生成读取地址控制信号42 (可以被称为“读取地址42”)。如图3中所示，读取地址42包括读取地址的最高有效位和读取地址的两个最低有效位。数据分离装置14的读取地址控制部件33向PLL电路输入以下读取地址，从而使写入地址和读取地址被控制为他们之间将不会出现重叠该读取地址的最高有效位(R)处 于与入地址(W)的最闻有效位的相位的相反相位。写入地址控制部件32根据信号RBLNK将写入地址的两个最低有效位重置为“O”。所以，信号RBLNK的相位和写入地址的相位被同步，并且写入使能信号被禁止从而不允许空白数据被写入双端口 RAM 31中。如所述的，数据分离装置14执行允许包括空白数据的输入数据被作为不包括空白数据的输出数据输出的时钟切换。当新的数据块被与空白数据区域多路复用时，新的数据被基于信号RBLNK从输入数据中分离出来。但是，由于信号RBLNK被作为串行传输信号发送，所以当出现传输错误时，该错误会影响PLL电路34的操作。结果，由PLL电路34输出的读取时钟RCK_A会变得不连续或者经受其频率方面的改变，这会影响该电路的下游系统。现在将描述根据这里公开的技术的实施例的用于实现稳定的时钟切换的时钟切换电路。〈2.利用所公开的技术的时钟切换电路〉[时钟切换电路的示例性配置]图4是示出适用于上述数据分离装置14的利用本文中公开的技术的时钟切换电路100的示例性配置的示意图。图4中所示的时钟切换电路100包括双端口 RAM 101、写入地址控制部件102、读取地址计数器103、PLL电路104、空白地址检测部件105、以及读取地址转换部件106。与写入时钟RCK_B同步的输入数据RDBl至RDB6被写入时钟切换电路100的双端口 RAM 101，并且与读取时钟RCK_A同步的输出数据RDAl至RDA6被从双端口 RAM 101读出。写入地址控制部件102控制双端口 RAM 101的被写入输入数据RDBl至RDB6的写入地址。读取地址计数器103基于由PLL电路104输出的读取时钟RCK_A，对数据被从其读出的地址进行计数。PLL电路104基于写入地址和读取地址计数器103的计数结果，输出读取时钟RCK_A。空白地址检测部件105基于写入地址和指示输入数据中所包括的空白数据的位置的信号RBLNK，检测写入地址中没有输入数据被写入的地址(空白地址)。
读取地址转换部件106将双端口 RAM 101的除了由空白地址检测部件105检测出的空白地址以外的写入地址转换为读取地址，其中输出数据RDAl至RDA6将被从这些读取地址读出。读取时钟RCK_A被以写入时钟RCK_B的频率的4/5倍的频率输出。即，写入时钟RCK_B的频率与读取时钟RCK_A的频率之比为5 4。[时钟切换电路的操作]现在将参考图5描述时钟切换电路100的操作。作为时钟切换电路100的时钟切换操作的结果，如图5中所示，与写入时钟RCK_B的五个时钟周期相关联的输入数据RDBl至RDB6被作为与读取时钟RCK_A的四个时钟周期相关联的输出数据RDAl至RDA6读出。在图5中所示的输入数据RDBl至RDB6中，与时钟的第二时钟周期相关联的数据块是空白数据。 首先，时钟切换电路100的写入地址控制部件102基于写入时钟RCK_B生成写入地址控制信号111 (下文中可以被称为“写入地址111”)。如图5中所示，写入地址111包括写入地址的最高有效位、写入地址的两个最低有效位、以及写入使能信号。空白地址检测部件105基于写入地址111和指示输入数据块当中的空白数据的位置的信号RBLNK来检测空白地址，并且输出表示空白地址的空白地址信号112(下文中可以被称为“空白地址112”)。空白地址112被保持不变，因为时钟切换电路100的系统被激活(在图5所示的示例中，该地址的值为“ I”)。读取地址计数器103基于由PLL电路104输出的读取时钟RCK_A对数据从其被读出的地址进行计数，并且输出读取地址计数器信号113(下文中可以被称为“读取地址计数113”)。如图5中所示，读取地址计数113包括读取地址计数的最高有效位和读取地址计数的两个最低有效位。读取地址转换部件106基于由空白地址检测部件105输出的有关空白地址112的信息以及由读取地址计数器103输出的读取地址计数113，生成读取地址控制信号114(下文中可以被称为“读取地址114”)。如图5中所示，读取地址114包括读取地址的最高有效位和读取地址的三个最低有效位。时钟切换电路100的写入地址控制部件102无论信号RBLK如何都以自由运行状态进行操作。即，信号RBLNK被防止影响PLL电路104的操作。图5中所示的写入地址111被以相当于写入时钟RCK_B的五个时钟周期的周期输出，并且写入地址的最高有效位被输入到PLL电路104的相位比较器。三个最低有效位没有像图3中所示的情况一样被基于信号RBLNK而被重置为“O”。读取地址计数113的读取地址计数的最高有效位被以相当于读取时钟1 0(_4的四个时钟周期的周期输入到PLL电路104的相位比较器。结果，在写入地址的最高有效位和读取地址的最高有效位之间实现了相位同步。时钟切换电路100的空白地址检测部件105在信号RBLNK如图5中所示变为“I”时(或者当空白数据被写入时)保存写入数据的三个最低有效位(在图5中所示的示例中，它们为“1”)，并且输出该数据作为空白地址112。读取地址转换部件106基于以下转换表输出读取地址的三个最低有效位，其中在该转换表上读取地址的三个最低有效位被与空白地址112和读取地址计数的两个最低有效位相关联。
图6A至6E示出了示例性的转换表。这些转换表被与写入时钟RCK_B的频率和读取时钟RCK_A的频率之间的各个比值相关联(下文中这些比值可以被称为“频率比”)地提供。具体地，图6A是频率比为5 4的情况中的转换表。图6B是频率比为6 4的情况中的转换表。图6C是频率比为6 5的情况中的转换表。图6D是频率比为7 5的情况中的转换表。图6E是频率比为7 4的情况中的转换表。在图6A至6E中，参考符号“BL_P”表示空白地址，参考符号“ RCNT ”表示图6A、6B和6E中的读取地址计数的两个最低有效位，并且表示图6C和6D中的读取地址计数的三个最低有效位。 在图5中所示的示例中，上述频率比被设置为5 4，并且空白地址BL_P的值为“I”。例如，在两个最低有效位具有值“2”的读取地址计数RCNT的情况中，根据图6A中所示的转换表，“3”被作为读取地址的三个最低有效位的值输出。准备转换表，以使与具有值“I”的信号RBLNK相关联的写入地址将不会变为将被读取的地址。结果，被写入在写入地址中的空白数据将不被读出，所以可以相对于写入地址的相位来固定读取地址的相位。如图5中所示，读取地址转换部件106对输入到PLL电路104的相位比较器的读取地址计数113的读取地址计数的最高有效位的相位进行反转，并且将作为结果的位作为将被读取的地址114的最高有效位输出。所以，控制被执行，从而使得写入地址和读取地址之间不会出现重叠。[时钟切换处理]现在将参考图7中所示的流程图描述时钟切换电路100执行的时钟切换处理。在步骤SI I，写入地址控制部件102基于写入时钟RCK_B生成写入地址111。在步骤S12，空白地址检测部件105基于写入地址111和信号RBLNK检测空白地址，并且将检测出的地址作为空白地址112输出。 在步骤S13，除空白地址以外的写入地址111基于由空白地址检测部件105供应的空白地址112的信息、以及由读取地址计数器103输出的读取地址计数113，而被转换为读取地址114。在上述配置和处理中，信号RBLNK没有影响PLL电路的操作，并且写入地址和读取地址可以被防止相互重叠。所以，时钟切换可以被以更高的稳定性执行。<3.利用所公开的技术的时钟切换电路的具体示例性配置〉图8是示出利用这里公开的技术的时钟切换电路的具体示例性配置的示意图。图8中所示的时钟切换电路200包括双端口 RAM 201、PLL电路202、空白地址检测部件203、以及读取地址转换部件204。将不具体描述图8中所示的时钟切换电路200的双端口 RAM 201、空白地址检测部件203、以及读取地址转换部件204，因为它们分别对应于图4中所示的时钟切换电路100的双端口 RAM 101、空白地址检测部件105、以及读取地址转换部件106，并且具有与时钟切换电路100的各个部件相同的配置和功能。图8中所示的时钟切换电路200的PLL电路202对应于图4中所示的时钟切换电路100的写入地址控制部件102、读取地址计数器103、以及PLL电路104。
PLL电路202包括分频器211和212、相位比较器213、电压控制振荡器(VOC) 214、分频器215和216、以及反转器217。分频器211将输入到其的信号的频率除以5，分频器212将输入到其的信号的频率除以2。相位比较器213将输入到其的两个信号的相位之间的差转换为电压，并且输出该电压。VCO 214根据输入到其的信号的电压来控制由其输出的信号的频率。分频器215将输入到其的信号的频率除以4，分频器216将输入到其的信号的频率除以2。反转器217对输入到其的信号进行反转，并且输出反转后的信号。同样在图8所示的配置中，读取时钟RCK_A被以写入时钟RCK_B的频率的4/5倍的频率输出。即，写入时钟RCK_B的频率与读取时钟RCK_A的频率之比(频率比)为5 : 4。现在将参考图8和图9描述时钟切换电路200的操作。输入数据RDBl至RDB6被与写入时钟RCK_B同步地写入在双端口 RAM 201中。输 入数据RDBl至RDB6包括写入时钟RCK_B的每五个时钟周期出现一次的空白数据BLNK_DATA。空白数据BLNK_DATA的时间位置(temporal position)由信号RBLNK标识出来。分频器211使用通过将写入时钟RCK_B的频率除以5获取的频率对输入信号进行计数，并且输出写入地址WA [2:0]。参考符号/数字“WA [2:0] ”指示输出为表示写入地址WA的第0至第2位的信号。在下面的描述中类似的参考符号/数字将具有类似的含义。分频器212将由分频器211供应的写入地址WA[2:0]的频率除以2，以输出写入地址WA[3]。写入地址WA[3]被输入到双端口 RAM 201和相位比较器213。如所述的，写入地址WA[3]和写入地址WA[2:0]分别被作为写入地址的最高有效位和写入地址的最低有效位输入到双端口 RAM 201。空白地址检测部件203通过对与信号RBLNK标识出的空白数据BLNK_DATA的位置相关联的写入地址WA[2:0]中间的数据块进行锁存来检测空白地址(在图9中所示的示例中，这些空白地址具有值“2”)，该部件输出空白地址信号BL_P。如图9中所示，空白地址信号BL_P不随着时间而改变。VCO 214输出具有取决于来自相位比较器213的输出电压的频率的信号。分频器215使用通过将来自VCO 214的输出频率除以4获得的频率对信号进行计数，以输出读取地址计数器信号RCNT [1:0]。分频器216将来自分频器215的读取地址计数器信号RCNT [1:0]的频率除以2，并且输出结果信号作为读取地址计数器信号RCNT[2]。反转器217对由分频器216供应的读取地址计数器信号RCNT [2]进行反转以获取读取地址RA [3]，并且将这些地址输入到双端口 RAM 201。如所述的，PLL电路202输出具有以下频率的读取时钟RCK_A，该频率为写入时钟RCK_B的频率的4/5倍。包括空白数据BLNK_DATA的输入数据RDBl至RDB6在操作的写入阶段被写入到双端口 RAM 201中。同时，要求防止空白数据BLNK_DATA在操作的读取阶段被读出。因此，读取地址转换部件204基于空白地址信号BL_P和读取地址计数器信号RCNT [1:0]生成不包括空白地址的读取地址RA[2:0]，并且将这些读取地址输入到双端口RAM 201。具体地，读取地址转换部件204使用图6A中所示的转换表来执行如下所述的操作。例如，我们假设，当空白地址信号BL_P具有值“2”时，读取地址计数器信号RCNT[1:0]改变为以下面所列出的次序顺序取值“ O ”、“ I ”、“ 2 ”和“ 3 ”。然后，除值“ 2 ”以外的值“ O ”、“ I ”、“ 3 ”和“ 4 ”被作为读取地址RA [2:0]输出。如所述的，读取地址RA[3]和读取地址RA[2:0]分别被作为读取地址的最高有效位和读取地址的最低有效位输入到双端口 RAM 201。来自分频器216的读取地址计数器信号RCNT [2]被反转器217反转，并被作为读取地址RA[3]输入到双端口 RAM 201。所以，作为当数据被写入时的最高有效地址的写入地址WA[3]和作为当数据被读取时的最高有效地址的读取地址RA[3]由PLL电路202控制，从而使得这些地址之间的相位距离将被最大化。PLL电路202的操作仅依赖于对写入时钟RCK_B和读取时钟RCK_A执行的分频，并且输入到相位比较器213的信号不受被作为串行传输信号发送的信号RBLNK的传输错误的影响。所以，读取时钟RCK_A可以被稳定地输出。作为上述操作的结果，输入数据RDBl至RDB6的延迟(相位)的数量是由空白地址信号BL_P的值确定的，其中该数量被以这样的单位确定，该单位是读取时钟RCK_A除以 5得出的。输入数据被作为输出数据RDAl至RDA6读出。图10是用于说明与空白地址信号BL_P的值相关联的输出数据的延迟的图表。图10示出了与空白地址信号此_ 的各种值(即，在图中以从上到下的方向列出的值“4”、“3”、“2”、“1”和“O”)相关联地观察到的输出数据的延迟的数量。假设，写入时钟RCK_B的频率与读取时钟RCK_A的频率之比为5 4。当空白地址信号BL_P的值为4时，从读取地址RA[2:0]读取值“O”相对于在写入地址WA[2:0]中写入值“O”延迟了相当于读取时钟RCK_A的4. O个时钟周期的量。当空白地址信号BL_P的值为3时，从读取地址RA[2:0]读取值“4”相对于在写入地址WA [2:0]中写入值“4”延迟了相当于读取时钟RCK_A的3. 8个时钟周期的量。当空白地址信号BL_P的值为2时，从读取地址RA[2:0]读取值“3”相对于在写入地址WA [2:0]中写入值“3”延迟了相当于读取时钟RCK_A的3. 6个时钟周期的量。当空白地址信号BL_P的值为I时，从读取地址RA[2:0]读取值“2”相对于在写入地址WA [2:0]中写入值“2”延迟了相当于读取时钟RCK_A的3. 4个时钟周期的量。当空白地址信号BL_P的值为O时，从读取地址RA[2:0]读取值“I”相对于在写入地址WA[2:0]中写入值“I”延迟了相当于读取时钟RCK_A的3. 2个时钟周期的量。如图10中所示，当写入地址WA[3]的相位和读取地址RA[3]的相位被PLL电路202同步时，如上所述的延迟被根据空白地址信号BL_P的值一直保持恒定。即使在包括PLL电路202的作为整体的时钟切换电路200被重新启动时，延迟的变化仍然停留在相当于读取时钟RCK_A的O. 8个时钟周期的范围内，所以延迟量可以被以O. 2个时钟周期的精度估计出来。以上已经描述了当写入时钟RCK_B的频率与读取时钟RCK_A的频率之比为5 4时执行的时钟切换操作。这里公开的计数可以被应用于以下情况写入时钟RCK_B的频率比读取时钟RCK_A的频率高，并且频率比可以简单地由整数表示。这里公开的技术不限于上述实施例，并且在不脱离本公开的精神的条件下可以对本实施例做出各种改变。这里公开的技术可以被实现在下面的替代配置中。(I) 一种时钟切换电路，该时钟切换电路将输入到该时钟切换电路的与第一时钟同步的数据作为与第二时钟同步的输出数据输出，该电路包括双端口 RAM，能够相互独立地执行写入和读取操作；写入地址控制部件，控制双端口 RAM的写入地址，其中输入数据被写入在输入地址中；空白地址检测部件，检测写入地址中没有被写入输入数据的空白地址；以及读取地址转换部件，将双端口 RAM的除空白地址以外的写入地址转换为读取地址，其中输出数据被从读取地址读出。(2)根据项目(I)的时钟切换电路，还包括相位同步电路，建立写入地址的有效位的相位与读取地址的有效位的相位之间的同步。读取地址转换部件可以对与写入地址的有效位的相位同步的读取地址的有效位的相位进行反转。
(3)根据项目⑴或(2)的时钟切换电路，其中，第一时钟的频率比第二时钟的频率高，并且第一时钟的频率与第二时钟的频率之比是由整数表示的比值。(4)根据项目(3)的时钟切换电路，其中，读取地址转换部件基于以下表格将写入地址转换为读取地址，其中在该表格上空白地址和读取地址被根据整数比值相关联。(5) 一种由时钟切换电路执行的时钟切换方法，其中该时钟切换电路将输入到其的与第一时钟同步的数据作为与第二时钟同步的输出数据输出，并且包括能够相互独立地执行写入和读取操作的双端口 RAM，该方法包括控制双端口 RAM的写入地址，其中输入数据被写入在写入地址中；检测写入地址中没有被写入输入数据的空白地址；以及将双端口 RAM的除空白地址以外的写入地址转换为读取地址，其中输出数据被从读取地址读出。本公开包含涉及于2011年5月11日在日本专利局递交的日本优先权专利申请JP2011-105992中公开的内容，该申请的全部内容通过引用被结合于此。本领域技术人员应该理解，在不脱离所附权利要求及其等同物的范围的条件下，可以根据设计要求和其他因素做出各种修改、组合、子组合和改变。
权利要求
1.一种时钟切换电路，该时钟切换电路将输入到该时钟切换电路的与第一时钟同步的数据作为与第二时钟同步的输出数据输出，该电路包括 双端口 RAM，该双端口 RAM能够相互独立地执行写入和读取； 写入地址控制部件，该写入地址控制部件控制所述双端口 RAM的写入地址，其中输入数据被写入所述写入地址； 空白地址检测部件，该空白地址检测部件检测所述写入地址中的没有被写入输入数据的空白地址；以及 读取地址转换部件，该读取地址转换部件将所述双端口 RAM的除所述空白地址以外的写入地址转换为读取地址，其中输出数据被从所述读取地址读出。
2.根据权利要求I所述的时钟切换电路，还包括 相位同步电路，该相位同步电路建立所述写入地址的最高有效位的相位和所述读取地址的最高有效位的相位之间的同步，其中 所述读取地址转换部件对与所述写入地址的最高有效位的相位同步的所述读取地址的最高有效位的相位进行反转。
3.根据权利要求I所述的时钟切换电路，其中，所述第一时钟的频率比所述第二时钟的频率高，并且其中所述第一时钟的频率与所述第二时钟的频率之比是由整数表示的比值。
4.根据权利要求3所述的时钟切换电路，其中，所述读取地址转换部件基于表格来将所述写入地址转换为所述读取地址，其中在该表格上所述空白地址和所述读取地址被根据所述整数比值相关联。
5.一种由时钟切换电路执行的时钟切换方法，其中该时钟切换电路将输入到该时钟切换电路的与第一时钟同步的数据作为与第二时钟同步的输出数据输出，并且该时钟切换电路包括能够相互独立地执行写入和读取的双端口 RAM，该方法包括 控制所述双端口 RAM的写入地址，其中输入数据被写入所述写入地址； 检测所述写入地址中的没有被写入输入数据的空白地址；以及 将所述双端口 RAM的除所述空白地址以外的写入地址转换为读取地址，其中输出数据被从所述读取地址读出。
全文摘要
本发明公开了时钟切换电路和时钟切换方法。时钟切换电路将被输入到其的与第一时钟同步的数据作为与第二时钟同步的输出数据输出，其包括双端口RAM，其能够相互独立地执行写入和读取操作；写入地址控制部件，其控制双端口RAM的写入地址，其中输入数据被写入在写入地址中；空白地址检测部件，其检测写入地址中没有被写入输入数据的空白地址；以及读取地址转换部件，其将双端口RAM的除空白地址以外的写入地址转换为读取地址，其中输出数据被从读取地址读出。
文档编号H03K5/125GK102778917SQ201210142508
公开日2012年11月14日 申请日期2012年5月4日 优先权日2011年5月11日
发明者小菅庄司 申请人:索尼公司