专利名称：时钟产生电路和时钟产生方法
技术领域：
本发明一般涉及一种时钟产生电路，特别是涉及一种包含能缩短振荡稳定等待时间周期和降低功率消耗的电路的时钟产生电路，以及一种时钟产生方法。
复位使振荡器中止工作。但是，当复位终止取消时，振荡器常常需要在复位取消以后，有足够的时间周期(初始化时间周期)进行操作。这种初始化时间周期，使振荡器元件能提供逐渐增长的振荡信号，增长至足以进行适当的操作。这个初始化时间周期通常由振荡器本身的时钟或专用的计数器来保证。
但是，另一种保证适当的初始化时间周期的常规方法，是使用外部电容器和电阻器提供RC时间常数。
常规的时钟产生电路在日本专利申请公布8-204450(JP 8-204450 A)中有所揭示，将参考图9和10来解释。参考图9，它是以参考符号900指示的常规时钟产生电路的电路示意图。
图10是常规时钟产生电路900电源接通时的操作时序图。当装置最初始加上电源或复位以后，电源即可接通。
参考图9，常规时钟产生电路900包括振荡电路910，恒定电压产生电路920，电平转换电路930和逻辑电路940。
恒定电压产生电路920包括电压调节器922和转换装置924。转换装置924根据启动控制信号(START CONTROL SIGNAL)脉冲宽度，对振荡电路910供应的工作电源电压VOSC进行转换。这种脉冲可在电源接通时产生，理想的是在振荡电路910提供稳定的振荡OSCCLK1以后某一时间终止。
联系图9参考图10，当启动控制信号是逻辑高时，电源电压VDD被用作振荡电路910的工作电源电压BOSC。在振荡稳定后，启动控制信号(START CONTROL SIGNAL)转变为低电平，转换装置924提供来自电压调节器922的恒定电压，作为振荡电路910的工作电源电压VOSC。这样，能在逻辑电路940工作期间降低振荡电路910的工作电源电压VOSC，减少半导体集成电路正常工作期间的功率消耗。
另一种常规的时钟产生电路在日本专利申请公布10-004347(JP 10-004347 A)中有所揭示，将参考图11和12来解释。参考图11，它是以参考符号1100指示的常规时钟产生电路的电路示意图。图12是常规时钟产生电路1100复位以后的操作时序图。
常规时钟产生电路1100包括振荡电路1110，计数器1120和RC振荡器1130。RC振荡器1130比振荡电路1110在短得多时间周期内变为稳定，并有长得多的振荡周期。
联系图11参考图12，在时钟停止信号S1变低以后，振荡电路1110和RC振荡器1130分别提供振荡信号S2和S3。缓冲电路1140提供输出S4，它在振荡信号S2达到输入电平VH和VL时发生转变。计数器1120对振荡信号S3逻辑高的期间内的输出S4的周期数进行计数，该振荡信号S3是RC振荡器1130提供给计数器1120作为复位输入的。如果计数器1120计数的周期数达到预定数(这时的结果是计数器输出信号S5至S8都是高电平)，则振荡电路1110被判定是稳定的。在振荡电路稳定，从而缓冲器1140提供预定的频率以后，锁存器1150提供逻辑高的输出S9，“与”门1160能提供时钟信号S10。
另一种常规的时钟产生电路在日本专利申请公布2000-293258(JP2000-293258 A)中有所揭示，将参考图13和14来解释。参考图13，它是以参考称号1300指示的常规时钟产生电路的电路示意图。图14是常规时钟产生电路1300复位以后的操作时序图。
常规时钟产生电路1300包括振荡电路1310，计数器(1320和1330)，判定电路1340，时钟产生电路1350，缓冲器1302和反相器1303。
现在联系图13参考图14，缓冲器1302检测振荡电路1310输出信号702的正边缘，具有高阈值。反相器1303检测振荡电路1310输出信号702的负边缘，具有低阈值。计数器1320对缓冲器1302提供的时钟周期进行计数，计数器1330对反相器1303提供的时钟周期进行计数。在N-1次计数后，计数器1320和1330的值相符，产生N-1符合信号(在判定电路1340内部，图13中未示)，判定电路1340产生许可信号709。响应许可信号709，时钟产生电路1350提供基于振荡电路1310输出信号702的时钟输出。在两个计数器1320或1330之一计数数以后，计数器1320和1330的值被判定电路1340提供的N信号705复位。这时，如果N-1符合信号没有产生，则许可信号709被复位(或不产生)。这样，一直到振荡电路1310已提供N-1个带有最小和最大电压值的周期，因而振荡电路1310被判定为稳定之前，不会提供时钟信号。
另一种时钟产生电路被日本电气(NEC)公司用在8位单片微计算机78K0和78K0系列中，将参考图15和16来解释。参考图15，它是以参考符号1500指示的常规时钟产生电路的电路示意图。图16是常规时钟产生电路1500在复位以后的时序图。
常规时钟产生电路1500包括振荡电路1510，时钟输出电路1520，和逻辑电路1530。时钟输出电路1520中的专用计数器1522对复位取消(复位信号RESET变高，如图16中所见)以后振荡电路1510所提供的振荡时钟OSCCLK1进行计数。当专用计数器1522中的计数值达到预定值时，计数信号CNT1变高，时钟输出电路1520中的触发器电路1524提供输出Q。这样，时钟输出电路1520中的“与”门1526被启动，提供基于振荡电路1510所提供的振荡时钟OSCCLK1的时钟信号CLK。
另一种时钟产生电路被日本电气(NEC)公司用在μ PD780955/μPD780958单片微控制器中，将参考图17和18来解释。参考图17，它是以参考符号1700指示的常规时钟产生电路的电路示意图。图18是在复位以后常规时钟产生电路1700的操作时序图。
常规时钟产生电路1700与常规时钟产生电路1500的不同之处在于复位信号RESET由RC电路1710产生。复位信号RESET被提供给恒定电压产生电路1720。恒定电压产生电路1720包括调压器1722和转换装置1724。当复位信号RESET为低时，电源电压VDD被提供给振荡电路1730和逻辑电路1740。但在复位信号RESET变为逻辑高以后，由电压调节器1722提供的调压输出，被提供给振荡电路1730和逻辑电路1740。因此，在振荡电路1730稳定以后，工作电压被切换。
在图15的常规时钟产生电路1500中，电流消耗可能增加，因为逻辑电路1530和振荡电路1510在电源接通以后，总是通过外部电源电压VDD而工作。
在常规时钟产生电路900中，当振荡电路910提供稳定的振荡时，振荡电路910通过电压调节器922提供的电压而工作。由此可见，功率消耗可以减少。但由于在振荡电路910趋于稳定所必要的时间可能发生变化，所以启动控制信号START CONTROL SIGNAL可能在达到充分稳定之前就终止了。
在常规时钟产生电路1500中，振荡电路1510的稳定，由时钟OSCCLK1所带的专用计数器1522直接计数来决定。但当复位取消时，随着振荡开始。由振荡电路1510提供的振荡频率可能是不希望的那么高。因此，取决于输出多高的振荡频率，最终产生的计数值可能没有被正确地处理。结果，在振荡电路1510实际上已稳定的时间，和触发器1524的输出Q变高启动时钟CLK产生的时间之间，可以发生时间差。这种变化能引起时钟CLK错误地产生。
在常规时钟产生电路1700中，当振荡电路1720的振荡稳定时，振荡电路1720通过由电压调节器1722提供的电压而工作，从而降低功率消耗。但是，RC电路1710要求在芯片外部配以大的电容器和电阻器，这些外部元件增加了成本。还有，电容器和电阻器需要根据装置的工作参数加以调整。
也就是说，RC电路1710被提供至芯片外部的复位端子，以便提供一个时间延迟，保证振荡电路1730稳定。这个延迟取决于这种RC电路的时间常数。但是，为保证在振荡电路1730稳定之前有足够的时间延迟，要求很大的电容器和电阻器。这会增加制造成本并因此使消费者的花费增加。还有，振荡电路1730达到稳定之前的时间周期，在使用方法和器件样品之间，是有所不同的，所以电容器和电阻器必须专门调整。
在常规时钟产生电路1100中，即使是施密特触发反相器被用作缓冲电路1140，在阈值附近的错误的振荡也难以与正确的振荡区别。这是因为甚至在造成错误的振荡时，施密特触发反相器也可以工作。结果是计数器1120可能接收到由这种错误的振荡引起的输入。这样，为保证振荡电路1110的振荡变得稳定而提供的时间周期，会起不利的作用。
还有，常规振荡电路900和1700不是基于振荡电路的输出而提供时间延迟。因此，为保证振荡稳定而提供的时间周期可能不必要地长，在适当的操作之前的时间延迟可能增加。因此，由于振荡稳定之前的时间延迟不是实际检测而是实验预测，因而时间延迟可能按照错误的条件而被设定。
由上面的讨论看来，希望能提供一种时钟产生电路，与常规方法相比，它在振荡电路和逻辑电路工作时，能有低的功率消耗。
还希望提供一种时钟产生电路，能提供比常规方法短的振荡稳定等待时间。还希望提供一种时钟产生电路，能提供较短的振荡稳定等待时间，而同时减少由振荡元件或诸如此类的特性变化所引起的不利影响。
还希望提供一种时钟产生电路，能提供较短的振荡稳定等待时间，并能提供自动地从外部电源电压转换振荡电路和/或内部逻辑电路的定时，以减少电压供应。
还希望提供一种时钟产生电路，它能防止具有振荡电路的系统在振荡时钟不稳定时将振荡时钟供给内部逻辑电路，从而减少系统工作失调。
根据实施例的一个方面，时钟产生电路可包括振荡电路，充电控制电路，第一逻辑电路，和合成时钟产生电路。振荡电路可产生原始时钟信号。充电控制电路可在原始时钟信号的幅度变成至少为第一预定值时，向充电节点提供充电。第一逻辑电路可产生第一控制信号。第一控制信号可具有初始状态的第一逻辑电平，并可响应变为第二预定值的充电节点的电位，转换至第二逻辑电平。合成时钟产生电路可根据第一控制信号和原始时钟信号，向不包括在时钟产生电路中的另一电路提供合成时钟。
根据实施例的另一方面，充电控制电路可包括缓冲器，其可接收原始时钟信号，并提供控制对充电节点充电的充电控制电路。
根据实施例的另一方面，时钟产生电路可包括振荡电路，第一测量电路，第二测量电路，第一逻辑电路，和合成时钟产生电路。振荡电路可产生原始时钟信号。第一测量电路可测量原始时钟信号至少为第一阈值的第一时间周期。第二测量电路可测量原始时钟信号至多为第二阈值的第二时间周期。第一逻辑电路可产生第一控制信号。第一控制信号可具有初始状态的第一逻辑电平，并响应第一时间周期基本上等于第二时间周期，转换至第二逻辑电平。合成时钟产生电路可根据第一控制信号和原始时钟信号，向不包括在时钟产生电路中的另一电路提供合成时钟。
根据实施例的另一方面，时钟产生电路可包括转换电路，其响应第一控制信号，对提供给振荡电路的电源进行转换。
根据实施例的另一方面，时钟产生电路可包括转换电路，其响应第一控制信号，对提供给另一电路的电源进行转换。
根据实施例的另一方面，时钟产生电路可包括第二控制电路。第二控制电路可提供具有激励逻辑电平和去激励逻辑的激励信号。第一和第二测量电路在激励信号有去激励逻辑电平时，可被停止工作。
根据实施例的另一方面，激励信号在电源接通后的预定时间周期内，可具有去激励电平。
根据实施例的另一方面，激励信号在电源接通后具有去激励逻辑电平的预定时间周期可由时间常数电路提供。
根据实施例的另一方面，时钟产生电路可包括转换电路。转换电路在电源接通后的预定时间周期以后，转换向振荡电路提供的电源。
根据实施例的另一方面，电源接通后的预定时间周期，可由时间常数电路提供。
根据实施例的另一方面，电源接通后的预定时间周期，可由计数器电路提供。计数器电路可对第一时钟信号计数至预定值。
根据实施例的另一方面，转换电路在电源接通后的预定时间周期以后，转换向另一电路提供的电源。
根据实施例的另一方面，时钟产生方法可包括步骤用振荡电路产生原始时钟信号；当原始时钟信号达到至少为预定幅度时，向充电节点充电；产生具有初始状态的第一逻辑电平的控制信号，并且当充电节点达到预定电位时，可变为第二逻辑电平；响应控制信号和原始时钟信号，提供合成时钟信号。
根据实施例的另一方面，时钟产生方法可包括步骤响应控制信号，转换向振荡电路以外的另一电路提供的电源。
根据实施例的另一方面，时钟产生方法可包括步骤用振荡电路产生原始时钟信号；测量原始时钟信号至少为第一阈值的第一时间周期；测量原始时钟信号至多为第二阈值的第二时间周期；产生具有初始状态的第一逻辑电平的控制信号，并且当第一时间周期基本上等于第二时间周期时，可变为第二逻辑电平；响应控制信号和原始时钟信号，提供合成时钟信号。
根据实施例的另一方面，系统可进一步包括第二SDRAM，方法可包括步骤根据存储在第二SDRAM中的数据是必要的或不必要的，决定提供给第二SDRAM的第二电源有待关断或保持接通，如果在决定步骤中确定存储在第二SDRAM中的数据是不必要的，则关断向第二SDRAM提供的电源。
根据实施例的另一方面，方法可包括步骤在决定向第二SDRAM提供的电源有待接通或保持关断以后，向SDRAM提供第二电源状态指示。
根据实施例的另一方面，时钟产生方法可包括步骤响应控制信号，切换向振荡电路提供的电源。
根据实施例的另一方面，时钟产生方法可包括步骤停止第一测量步骤和第二测量步骤。
根据实施例的另一方面，通过响应转变为第二逻辑电平的第一控制信号，执行停止第一测量步骤和第二测量步骤的步骤。
根据实施例的另一方面，在电源接通后的预定时间周期内执行停止第一测量步骤和第二测量步骤的步骤。
根据实施例的另一方面，在电源接通后停止第一测量步骤和第二测量步骤的预定时间周期，可由时间常数电路提供。
根据实施例的另一方面，时钟产生方法可包括步骤在电源接通后的预定时间周期以后，转换向振荡电路提供的电源。
根据实施例的另一方面，电源接通以后的预定时间周期，可由时间常数电路确定。
根据实施例的另一方面，在电源接通后停止第一测量步骤和第二测量步骤的预定时间周期，可由对时钟信号计数至预定值的计数器确定。
根据实施例的另一方面，时钟产生方法可包括步骤在电源接通后的预定时间周期以后，转换向另一电路提供的电源。
图11是常规时钟产生电路的电路示意图；图12是复位以后图11的常规时钟产生电路的操作时序图；图13是常规时钟产生电路的电路示意图；图14是复位以后图13的常规时钟产生电路的操作时序图；图15是常规时钟产生电路的电路示意图；图16是复位以后图15的常规时钟产生电路的操作时序图；图17是常规时钟产生电路的电路示意图；图18是复位以后图17的常规时钟产生电路的操作时序图。
现在参考图1，它是以参考符号100指示的根据一个实施例的时钟产生电路的电路示意图。
时钟产生电路100可包括可变电压产生电路101，晶体振荡电路103，和控制电路104。时钟产生电路100可向内部逻辑电路105提供时钟信号160。可变电压产生电路101可接收外部电源电压VDD和电源转换信号155(来自控制电路104)，并可向晶体振荡电路103，控制电路104和内部逻辑电路105提供可变电源156。晶体振荡电路103可向控制电路104提供原始时钟信号157。控制电路104可接收复位信号152，原始时钟信号157和可变电源156，并可向内部逻辑电路105提供时钟信号160。
可变电压产生电路101可包括电压调节器电路111和转换电路102。电压调节器电路111可接收外部电源电压VDD，并可提供基本上恒定的电压170。转换电路102可包括p-型晶体管112和113和反相器114。p-型晶体管112和113可以是p-型绝缘栅场效应晶体管(IGFET)，只作为一个例子。p-型晶体管112可具有与外部电源电压VDD连接的源极(和主体)，用以接收电源转换信号155的控制栅，和与可变电源156连接的漏极。p-型晶体管113可具有与基本上恒定的电压170相连的源极(和主体)，连接为用以接收反相器114的输出的控制栅，和与可变电源156相连的漏极。反相器114可具有用以接收电源转换信号155的输入端。
晶体振荡电路103可包括p-型晶体管115，n-型晶体管116，电阻器117，晶体元件118和电容器119和120。p-型晶体管115可具有连接为用以接收可变电源156的源极(和主体)，与原始时钟信号157相连的漏极，以及与电阻器117、电容器119和晶体元件118的公共端相连的控制栅。n-型晶体管116可具有与原始时钟信号157相连的漏极，与地相连的源极(和主体)，以及与电阻器117、电容器119、晶体元件118和p-型晶体管115的控制栅的公共端相连的控制栅。电阻器117可具有与n-型晶体管116和p-晶体管115的控制栅相连的第一端，以及与原始时钟信号157相连的第二端。晶体元件118具有与n-型晶体管116和p-型晶体管115的控制栅相连的第一端，以及与原始时钟信号157相连的第二端。电容器119可具有与n-型晶体管116和p-型晶体管115的控制栅相连的第一端，以及与地相连的第二端。电容器120可具有与原始时钟信号157相连的第一端，以及与地相连的第二端。n-型晶体管116可以是一个n-型IGFET，p-型晶体管115可以是一个p-型IGFET，只作为两个例子。p-型晶体管115和n-型晶体管116可以形成反相器。
控制电路104可包括施密特触发反相器121，电阻器122，p-型晶体管123，电容器124，缓冲器125，“或”门126，D-型触发器127，“与”门128，反相器129和“或”门130。施密特触发反相器121可接收原始时钟信号157，并向p-型晶体管123的控制栅提供数字信号158。电阻器122可具有与可变电源156相连的第一端，和与p-型晶体管123的源极(和主体)相连的第二端。p-型晶体管123可具有与缓冲器125的输入端和电容器124的第一端相连的漏极。电容器124可具有与地相连的第二端。缓冲器125可具有与“或”门126的输入端相连的输出端。“或”门126可具有与D-型触发器127的输出端Q相连的输入端，和D-型触发器127的输入端D相连的输出端。D-型触发器127可具有与原始时钟信号157相连的时钟输入端C和与接收复位信号152的复位输入端/R，以及与“与”128的输入、“或门”126的输入和“或”门130的输入相连的输出端Q。“与”门128可向内部逻辑电路105提供时钟信号160。反相器129可接收复位信号152，并向“或”门130提供输出。“或”门130提供电源转换信号155作为输出。p-型晶体管123可以是p-型IGFET，只作为一个例子。
晶体振荡电路103可由可变电压产生电路101提供的可变电源156供电。原始时钟信号157的幅度可随可变电压产生电路101提供的可变电源156的电压而变化。
当电源转换信号155是逻辑低电平时，可变电压产生电路101可提供基本上具有外部电源电压VDD的电压的可变电源156，当电源转换信号155是逻辑高电平时，可提供基本上具有由电压调节器111提供的基本上恒定的电压170的电压的可变电源156。由电压调节器111提供的基本上恒定的电压170，可低于外部电源电压VDD。
在控制电路104中，当原始时钟信号157的幅度到达施密特触发反相器121的高输入电压VH时，电容器124可被充电，使数字信号158可变成低电平。这样，p-型晶体管123可接通，可变电源156可通过电阻器122和p-型晶体管123向电容器124充电。当电容器124被充电，致使信号159高于缓冲器125的阈值时，则缓冲器125可提供逻辑高输出，作为向“或”门126的输入。因此，“或”门126的输出可变成逻辑高。D-型触发器127响应在原始时钟信号157的逻辑高之后的“或”门126的逻辑高输出，可提供振荡稳定信号154。这样，“与”门128就能提供时钟信号160。同样，在此时，电源转换信号155可转变到逻辑低电平，并且，可变电压产生电路101可将可变电源156从外部电源电压VDD切换为电压调节器111提供的基本上恒定的电压170。
施密特触发反相器121可包括滞后特性，即提供从高到低转换的输出电平的高输入电压VH高于提供从低到高转换的输了电平的低输入电压VL。这样，高输入电平VH和抵输出电平VL之间的振荡基本上可被忽略。
现在，将参考图1和图2，描述时钟产生电路100的操作。图2示出时钟产生电路100在上电和复位之后的操作时序图。
在时间T1，外部电源端子151可上升至外部电源电压VDD。在这个时间，由于复位信号152是低电平，所以，D-型触发器127可具有复位的输出Q，并且，振荡稳定信号154可被置为低电平。在接通电源(时间T1)之后，复位可被消除(时间T2)，复位信号可以低电平转变到高电平。随着复位信号152变高，反相器129的输出信号153可以是低电平。随着反相器129的输出信号153变低和振荡稳定信号154变低，“或”门130可提供具有逻辑低电平的电源转换信号155。随着电源转换信号155变低，p-型晶体管112可被接通，并且，p-型晶体管113可被断开(通过反相器114)。随着p-型晶体管112被接通，外部电源电压VDD可提供给可变电源156。在这个时间，晶体振荡电路103可接收外部电源电压VDD，并开始振荡，则原始时钟信号157可产生。
施密特触发缓冲器121可接收原始时钟信号157作为模拟信号，并可提供数字信号158作为输出。
在原始时钟信号157增长到这样一个信号，即它具有低于施密特触发器121的低输入电平VL的最小电平和超过施密特触发缓冲器121的高输入电平VH的最大电平之后，数字信号158可根据原始时钟信号157，在高与低电平之间振荡。这样，p-型晶体管123可分别根据数字信号158的低电平和高电平而接通和断开。这样，当p-型晶体管123接通时，电容器124可被充电。在时间T3，电容器124上的电压可提供具有缓冲器125的阈值V1H的信号159，缓冲器125可提供高输出电平，这个高电平可由D-型触发器127锁存，以便提供具有高电平的振荡稳定检测信号154。
电容器124和电阻器122的值以及缓冲器125的阈值V1H可提供晶体元件(石英晶体操作元件)的特性适当地调整。这样，振荡稳定信号154可维持在低电平直至晶体振荡电路103稳定。
在时间T3，当振荡稳定检测信号154变成高电平时，电源转换信号155可变成高电平。随着电源转换信号155变高，p-型晶体管112可断开，而p-型晶体管113可接通(通过反相器114)。随着p-型晶体管113接通，基本上恒定的电源电压170可被提供给可变电源156。这样，晶体振荡电路103和内部逻辑电路105可降低功率消耗。
由于振荡稳定检测信号154是高电平，所以，“与”门128能向内部逻辑电路105提供时钟信号160(合成时钟信号)。这样，一个不正确的时钟信号可被防止提供给内部逻辑电路105。
参考图3，它是以参考符号300指示的根据一个实施例的时钟产生电路示意图。
时钟产生电路300可包括与时钟产生电路100类似的组成部分。这些组成部分用相同的参考符号表示，而且对它们的描述被省略。
时钟产生电路300与时钟产生电路100的不同之处是施密特触发反相器121可用电阻器131和132和比较器133代替。电阻器131可具有与可变电源156相连的第一端，和与比较器133的正输入端相连的第二端。电阻器132可具有与比较器133的正输入端相连的第一端和与地相连的第二端。比较器133可具有接收原始时钟信号157的负端和与p-型晶体管123的控制栅相连的输出端。
参考电压可提供给比较器133的正输入端，该参考电压是利用电阻器131和132对可变电源156的电压分压而得到的。当原始时钟信号157具有超过参考电压的电压时，比较器133的输出信号158是低电平，并且，p-型晶体管123可被接通。这样，电容器124可被充电。当原始时钟信号157不具有超过参考电压的电压时，比较器133的输出信号158可以是高电平，而且p-型晶体管123可被断开。
时钟产生电路300通常可用与时钟产生电路100相同的方法操作，对它的描述被省略。
参考图4，它是以参考符号400指示的根据一个实施例的时钟产生电路示意图。
时钟产生电路400可包括与时钟产生电路100相同的组成部分。这些组成部分可用相同的参考符号表示，对它的描述被省略。
时钟产生电路400与时钟产生电路100的不同之处是控制电路104用控制电路104B代替。
控制电路104B可包括电阻器201，202和203，比较器204和205，上升沿检测电路206和207，第二振荡电路208，计数器209和210，判定电路211，“或”门126，D-型触发器127，“与”门128，缓冲器216，选择器217，反相器215，“与”门218和延迟电路219。
电阻器201可具有与可变电源156相连的第一端和与比较器204的负输入端相连的第二端。电阻器202可具有与比较器204的负输入端相连的第一端和与比较器205的正输入端相连的第二端。电阻器203可具有与比较器205的正输入端相连的第一端和与地相连的第二端。这样电阻器201至203可形成电压分压电路，阈值电压VTH1可在电阻器201和202的连接节点上提供给比较器204的负输入端，阈值电压VTH2可在电阻器202和203的连接节点上提供给比较器205的正输入端。阈值电压VTH1可高于阈值电压VTH2。
比较器204具有连接为接收原始时钟信号157的正输入端，并且可提供数字信号257用作对上升沿检测器207的输入和对计数器210的使能输入EN。比较器204和205可接收驱动信号256，用作电源电压。
上升沿检测电路206可接收数字信号257和第二时钟信号261作为输入，并可向计数器209提供信号258作为复位信号。上升沿检测电路206可检测数字信号257的上升沿，并可对响应以提供具有高电平的信号258。上升沿检测电路207可接收数字信号259和第二时钟信号261作为输入，并可向计数器210提供信号260作为复位信号，上升沿检测电路207可检测数字信号259的上升沿，并对其响应提供具有高电平的信号260。
第二振荡电路208可提供第二时钟信号261。第二时钟信号261可具有比由晶体振荡电路103提供的原始时钟信号157的频率高约几倍至几十倍的频率。作为一个例子，第二振荡电路208可以是环形振荡器。
计数器209可接收第二时钟信号261和数字信号257。当数字信号257是高电平时，计数器209响应第二时钟信号261可递增计数。计数器209也可分别接收从上升检测电路206来的信号258和从判别电路211来的信号264，作为第一复位信号RST1和第二复位信号RST2。计数器209可提供计数值262作为向判定电路211的输入。计数器210可接收第二时钟信号261和数字信号259。当数字信号259是高电平时，计数器210响应第二时钟信号261可递增计数。计数器210也可分别接收从上升沿检测电路207来的信号260和从判定电路211来的信号264，作为第一复位信号RST1和第二复位信号RST2。计数器210可提供计数值263作为向判定电路211的输入。
当计数值262和计数值263是1或更大的数，并相互一致时，判定电路211可提供高电平的信号264。
在时钟产生电路400中，“或”门126，D-型触发器127，和“与”门128可以是与时钟产生电路100中的相同。但是，在时钟产生电路400中，D-型触发器127可在复位端/R接收从延迟电路219来的信号251。信号251可通过延迟电路219对外部电源电压VDD延迟而产生。“与”门128可向内部逻辑电路105提供时钟信号266(合成时钟信号)。
反相器215可接收由D-型触发器电路127提供的振荡稳定检测信号265，并可提供一输出，作为“与”门218的输入。在时钟产生电路400中，振荡稳定检测信号265可直接被提供至可变电压产生电路101，作为电源转换信号。
电阻器220和电容器221可形成时间常数电路410。电阻器219可具有与外部电源端子151相连的第一端，可接收外部电源电压VDD，电阻器219具有与电容器221一端相连的另一端，以便提供时间常数信号253。电容器221具有与地相连的另一端。
缓冲器216可具有连接成接收时间常数信号253的输入端，并提供输出信号254，作为选择电路217的输入A。
选择电路217可在输入B和选择控制输入S接收选择信号252，并可提供输出Q作为信号255。信号255可被接收作为“与”门218的输入。当选择信号252是低电平时，选择器217可选择信号254，以提供信号255，而当选择信号252是高电平时，可选择选择信号252，以提供信号255。
“与”门218可提供驱动信号256作为比较器204和205的供源电压。比较器204和205只在驱动信号256为高电平时才操作，而在驱动信号256为低电平时，不操作。当驱动信号256是低电平时，数字信号257和259可以是低电平。
时钟产生电路400的操作在选择信号252是高电平的情况下与选择信号252是低电平情况下之间是不同的。
图5示出上电后当选择信号252是高电平时，时钟产生电路400的操作时序图。
现在参照图4和图5，在时间T1，外部电源VDD接通，并瞬变到高电平时。这时，晶体振荡电路103和第二时钟振荡电路208开始振荡。
从时间T1至T2，延迟电路219提供具有逻辑低的信号251，以复位D-型触发器127的复位端/R。这样，D-型触发器127可被复位，振荡稳定检测信号265可被置成低电平。随着振荡稳定检测信号265为低电平，反相器215可提供高电平作为“与”门218的输入。随着选择信号252为高电平，选择器217可提供一个高电平作为“与”门218的输入。随着“与”门218的两上输入为高电平，“与”门218可提供具有高电平的驱动信号256。随着驱动信号256具有高电平，比较器204和205被允许进行比较操作。
在时间T2，延迟电路219响应外部电源VDD接通，对于信号251可提供逻辑高。
从时间T1至T2的周期内，原始时钟信号157的幅度不足以(低于阈电压VTH1和高于阈电压VTH2)为两个比较器204和205之一提供具有逻辑高电平的数字信号257或259。
在时间T3，原始时钟信号157可有足够的幅度，比较器204可提供数字信号257，该信号在时钟信号的电位变得比阈电压VTH1高时，周期性地变高。但是，此时原始时钟信号157与阈电压VTH1相比可以有不足够的幅度(即低于阈电压VTH1)。因此，数字信号259在这个时间周期可保持为低。
在时间周期T4至T7内，原始时钟信号157的幅度相对于上阈电压VTH1和下阈电压VTH2两者，可以是足够的。从时间T4至时间T5，原始时钟信号157的幅度可大于阈电压VTH1。因此，数字信号257在这个时间周期内可变高。从时间T6至时间T7，原始时钟信号157的幅度可低于阈电压VTH2。因此，数字信号259在这个时间周期内可变高。
在时间T7，计数器209的计数值264和计数器210的计数值263变得大于零，并可互相一致。在这一时间，判定电路211可提供高电平(指示匹配)的信号264。“或”门126可向D-型触发器127提供高电平作为输入D，D-型触发器可提供高电平的振荡稳定检测信号265。“或”门126可接收振荡稳定检测信号265作为输入，以向D-型触发器提供锁存反馈。信号264可被加至计数器209和210的复位端RST2。这样，在时间T7，计数器209和210的计数值262和263可被复位。
振荡稳定检测信号265为高时，可变电压产生电路101可从提供外部电源电压VDD切换为提供来自电压调节器111的基本上恒定的电压，作为可变电源156向晶体振荡电路103和内部逻辑电路105提供。振荡稳定检测信号265为高时，反相器215可向“与”门218可提供逻辑低电平。有逻辑低的输入，“与”门218可提供具有低电平的驱动信号256。因此，比较器204和205可被停止工作。这样，电源消耗可以降低。
振荡稳定检测信号265为高时，“与”门128可向内部逻辑电路105提供合成时钟266。这样，可防止不正确的时钟信号被提供至内部逻辑电路105。
现在描述选择信号252处于低电平时，时钟产生电路400的工作。
当选择信号252为低时，选择器217可提供从时间常数电路410经缓冲器216来的时间常数信号253，作为“与”门218的输入信号255。因此，一旦电源建立操作发生，信号255可保留低电平直至时间常数信号253达到缓冲器216的阈值。驱动信号256为低，比较器204和205便被停止工作。时间常数信号253可按照时间常数电路410中的电阻器220和电容器221的值上升。
如果时间常数信号253在时间T4之前达到缓冲器216的阈值(图5)，那么，振荡稳定检测信号265可在时间T7从低转换为高，时钟产生电路400的基本操作实质上与选择信号252为高电平时的情况相同，如图5中所示。
在常规方法中，例如图17所示的常规时钟产生电路1700中，时间常数电路可被用来提供电源转换信号和启动信号，以产生基于振荡信号的时钟信号。但是，如果以常规方法产生的时间常数信号不足够长，则在提供振荡信号的振荡电路稳定之前，加至振荡电路和内部逻辑电路的电源电压就被转换。
在根据一个实施例的时钟产生电路400中，可设置时间常数电路410以提供与常规方法的兼容性。但在时钟产生电路400中，即使时间常数信号253由于例如设计者的错误而上升过快，也可防止在晶体振荡电路103变为稳定之前，出现合成时钟信号266的产生的以及电源电压的转换。
当时间常数电路410所提供的时间常数信号253在时间T4以后超过缓冲器216的阈值时(图5)，比较器204和205可在这时被启动。随着比较器204和205的启动，振荡稳定检测信号信号265可在响应计数器209和210提供匹配计数值262和263之后，很快变为高电平，因为晶体振荡电路在这时已经是稳定的。这样，可以产生合成时钟信号266。
因此，当时间常数电路410的时间常数不足够时，电源电压的转换和合成时钟信号的产生，可以被控制电路中的振荡稳定检测验电路延迟。但是，当时间常数电路410的时间常数足够时，电源电压电平的转换定时以及合成时钟信号的产生，就可按照时间常数设置的定时实施。这样，可保留与常规时钟产生电路的实质兼容性，同时可防止不当操作。
现在参考图6，它是由参考符号600指示的根据一个实施例的时钟产生电路示意图。
时钟产生电路600可包括与时钟产生电路400类似的组成部分。这些组成部分可以用相同的参考符号表示，对它们的描述被省略。
时钟产生电路600与时钟产生电路400的不同之处是控制电路104B可用控制电路104C代替。控制电路104C可包括与控制电路104B类似的组成部分。这些组成部分可以用相同的参考符号表示，对它们的描述被省略。
控制电路104C可包括“与”门301，302，和303，上升沿检测电路206和207，第二振荡电路208，计数器209和210，判定电路211，“或”门126，D-型触发器127，“与”门128，缓冲器306，计数器305，选择器307，“或”门308，和D-型触发器309。
缓冲器306可连接为从时间常数电路410接收时间常数信号。
“与”门301可接收电源电压转换信号352和原始时钟信号157，并可提供信号353作为“与”门302的输入，“与”门303的反相输入，D-触发器127的时钟C输入，和“与”门128的输入。这样，从电源VDD接通，到可变电压产生电路101向晶体振荡电路103和内部逻辑电路105提供来自电压调节器111作为可变电源156的电压，这一时间周期内信号353可保持低电平。因此，在可变电压产生电路101将电源转换为较低的电压后，原始时钟信号157的幅度必须达到“与”门301的阈值，以便“与”门301提供相应地振荡的信号353。因此，如果原始时钟信号157甚至在电源转换以后不能充分地增长，那么，信号253的逻辑电平就会保持为低或高(处于不变的逻辑电平)。这样，振荡稳定检测信号261就不会产生，错误的合成时钟信号362就不会提供给内部逻辑电路105。
“与”门302可在另一输入端接收电源转换信号352，并向上升沿检测电路206和计数器209的启动端EN提供输出354。“与”门303可在另一输入端接收电源转换信号352，并向上升沿检测电路207和计数器210的启动端EN提供输出356。通过给“与”门302和303提供电源转换信号352，“与”门302和303便不会被启动，一直到电压产生电路101将电源转换为较低电压为止。这样，电源消耗可以降低。
上升沿检测电路206可向计数器209提供输出255作为复位信号RST1。上升沿检测电路207可向计数器210提供输出257作为复位信号RST1。
第二振荡电路208可提供第二时钟信号261。第二时钟信号261可具有比晶体振荡电路103提供的原始时钟信号的频率高约几倍至几十倍的频率。作为一个例子，第二振荡电路208可以是环形振荡器。
计数器209可接收第二时钟信号261。当信号354是高电平时，计数器209可响应第二时钟信号261进行计数。计数器209也可分别接收来自上升沿检测电路206的信号355和来自判定电路211的信号360，作为第一复位信号RST1和第二复位信号RST2。计数器209可提供计数值358，作为判定电路211的输入。计数器210可接收第二时钟信号261和信号257。当信号357是高电平时，计数器210可响应第二时钟信号261进行计数。计数器也可分别接收来自上升沿检测电路207的信号357和来自判定电路211的信号360，作为第一复位信号RST1和第二复位信号RST2。计数器210可提供计数值359，作为判定电路211的输入。
当计数值358和计数值359为1或更高并彼此一致时，判定电路211可提供信号360，为高电平。
在时钟产生电路600中，“或”门126，D-型触发器127，“或”门128，和延迟电路219可以构成为基本上与时钟产生电路400相同。但是，在时钟产生电路600中，D-型触发器127可提供振荡稳定检测信号361，它也不起电源转换信号的作用。同时，“或”门128可接收信号353，它可以是由“或”门301提供的而不是直接由原始时钟信号157提供的数字信号。
计数器305可接收来自第二振荡电路208的第二时钟信号261，并可产生进位输出信号363。当计数器305对第二时钟信号261的计数值变成预定值时，进位输出信号363可变为高电平。
电阻器220和电容器221可形成时间常数电路410，电阻器220可具有与外部电源端151相连的第一端，可接收外部电源电压VDD，并可有另一端与电容器221的一端相连，以提供时间常数信号253。电容器221可有另一端与地相连。
缓冲器306可有一个输入端接收时间常数信号253，并提供输出信号364，作为选择电路307的输入A。
选择器307可在选择控制输入S端接收选择信号252，在输入端R端接收进位输出信号363，并可在输出端Q提供信号351。信号351可被接收作为“或”门308的输入。当选择信号252处于低电平时，选择器307可选择信号364，以提供信号351，当选择信号252处于高电平时，选择进位输出信号363，以提供信号351。
“或”门308可在一个输入端接收信号351，在另一输入端接收电源转换信号352，并可提供输出，作为D-型触发器309的输入D。D-型触发器309可在时钟输入端接收第二时钟信号261，并提供电源转换信号252。“或”门308和D型触发器309可以被构成为在电源转换信号352变成高电平之后，保持电源转换信号352。
时钟产生电路600的操作，在选择信号252为高电平的情况和选择信号252为低电平的情况之间，可以不同。
图7是选择信号252为高、电源接通时的时钟产生电路600的操作时序图。
现在参照图6和图7，在时间T1，外部电源VDD可接通，转换为高电平。这时，晶体振荡电路103和第二振荡电路208可开始振荡。
从T1至T2，延迟电路210可提供逻辑低电平的信号251至D型触发器127的复位端/R。这样，D-型触发器127可被复位，振荡稳定检测信号361可设置为低电平。
计数器305响应第二时钟信号261连续进行计数操作，并可在时间T3提供具有高电平的进位输出信号363。进位输出信号363处于高电平，选择信号252也是高电平，选择器307便可提供具有高电平的信号351。信号351为高电平，“或”门308便可提供高电平输出，作为D-型触发器309输入D，D-型触发器可锁存电源转换信号352为高电平。
电源转换信号352为高电平，可变电压产生电路101可从提供外部电源电压VDD转换为提供从电压调节器111来的基本上恒定的电压，作为可变电源156提供给晶体振荡电路103和内部逻辑电路105。因为电源转换信号352为高，所以“与”门301和303可变为启动。这时，或者信号356，或者信号354，可响应信号353的逻辑电平而变为高电平。
计数器209或210可分别响应信号354或356的上升沿，开始计数，提供计数输出358或359。但是，因为只有一个计数器209或210计数，所以出现不匹配，判定电路的输出360可保持为低电平。
从时间T4至T5，原始时钟信号157的振荡可增长至某种程度，但仍不足以适当地转换“与”门301。图7表示的情况是原始时钟信号157可超过“与”门301的高输入电平VIH，但还没有到低于“与”门301的低输入电平VIL。在这种情况下，“与”门301所提供的信号353可维持高电平，只有计数器209可以计数。由于只有计数器209计数，而计数器210不计数，所以不会出现匹配，振荡稳定检测信号361可维持低电平。
在时间T5，原始时钟信号157将得到足够的增长。在这种状态下，因为原始时钟信号157的电平在达到“与”门301的高输入电平VIH之后，变成周期地低于“与”门 301的低输入电平VIL，所以由“与”门301提供的信号353可在高电平和低电平之间，周期地转换。在这种情况下，计数器209和计数器210可交替地对相同的计数的数目分别进行计数，提供可匹配或一致的计数值358和359。
在时间T6，计数器209的计数值358和计数器210的计数值359可大于零并彼此一致。这时，判定电路可提供具有高电平(指示匹配)的信号360。“或”门可提供高电平，作为D-型触发器127的输入D，D-型触发器127可提供具有高电平的振荡稳定检测信号361。“或”门126可接收振荡稳定检测信号361作为向D-型触发器127提供锁存反馈的输入。信号360可加至计数器209和210的复位端RST2。这样，在时间T6，计数器209和210的计数值358和359可被复位。
由于振荡稳定检测信号361高，“与”门128可向内部逻辑电路105提供合成时钟信号362。这样，可防止向内部逻辑电路105提供不正确的时钟。
因此，合成时钟信号362，可通过“与”门提供对信号353和振荡稳定检测信号361的“与”功能，而产生。但是，直到计数器305确定从电源VDD接通时起已经过预定的时间为止，对原始时钟信号157的充足性的检测不会发生，从而使原始时钟信号157可以具有足够的增长。当原始时钟信号的振荡，甚至在从电源VDD接通时起由计数器305所设置的预定时间以后仍不足够时，合成时钟信号362可保持为低电平。
当选择信号252为低电平时，在检测原始时钟信号157的恰当增长之前从电源VDD接通开始起算的时间周期，由时间常数电路410确定。这样，时钟产生电路600可保持与常规时钟产生电路的可比性。
但是，在时钟产生电路600中，即使由时间常数电路410提供的时间常数信号由于例如设计者的错误而上升过快，也可防止在晶体振荡电路103变为稳定之前，合成时钟信号362产生。这可通过使合成时钟信号362固定在低电平而实现。这样，可防止内部逻辑电路105失去控制。
同时，当时间常数电路410提供设置的足够长，以致使原始时钟信号增长的时间常数变得足够时，合成时钟信号362可在由时间常数电路410设置的预定时间被产生(在低和高电平之间振荡)。
参考图8，它是以参考符号800指示的根据本实施例的时钟产生电路示意图。
时钟产生电路800可包括与时钟产生电路600类似的组成部分。这些组成部分可以用相同的参考符号表示，对它们的描述被省略。
时钟产生电路800可与时钟产生电路400的不同之处是控制电路104B可用控制电路104D代替。控制电路104D可包括类似于控制电路104C的组成部分，这些组成部分可以用相同的参考符号表示，对它们的描述被省略。
控制电路104D与控制电路104C的不同之处是上升沿检测电路207可以取消，计数器209和210可用可逆计数器401代替，判定电路211可用判定电路402代替。
可逆计数器401可在递增计数端UP接收来自“与”门302的信号354，在递减计数端DOWN接收来自“与”门303的信号356。可逆计数器401在复位端RST1接收上升沿检测电路206的输出355，在复位端RST2接收来自判定电路402的输出451。可逆计数器401也可在时钟端接收第二时钟信号261。可逆计数器401可提供输出441，作为判定电路402的输入。当由上升沿检测电路206变成高电平或者判定电路402提供的信号360变成高电平时，可逆计数器401可被复位。可逆计数器401在信号354为高电平时响应第二时钟信号261进行递增计数，在信号356为高电平时响应第二时钟信号261进行递减计数。因此，只有当由晶体振荡电路103提供的原始时钟信号157充分增长时，可逆计数器401才可在原始时钟信号157周期的一个逻辑高的部分递增计数至给定值，在原始时钟信号157的同一周期的一个逻辑低的部分递减计数至零。
由上升沿检测电路206提供的信号355可提供作为判定电路402的输入。这样，当原始时钟信号157足以使可逆计数器401能在原始时钟信号157的同一周期内进行递增计数然后递减计数至零时，判定电路402可确定可逆计数器401是否在由上升沿检测电路206提供的信号355的上升沿产生零计数结果。如果可逆计数器401在由上升沿检测电路206提供的信号355的上升沿产生零计数结果，判定电路402就可产生具有高电平的信号360。这时，可逆计数器401可被信号360复位。如果可逆计数器401在由上升沿检测电路206提供的信号355的上升沿不产生零计数结果。判定电路402可产生具有低电平的信号360。这时，可逆计数器401可响应信号355被复位。
当判定电路402产生具有高电平的信号360时，振荡稳定检测信号361可从低转变为高电平。这样，合成时钟信号362可被提供至内部逻辑电路105。
时钟产生电路800的其他操作基本上与时钟产生电路600的操作相同，因此省略进一步的描述。
现在将讨论时钟产生电路的另一实施例。
低电压电路可用来代替电压调节器111。作为控制电路104的电源，电路可产生大体上是外部电源VDD的一半的电源。利用电压调节器111作为电源，可稳定第二振荡电路208的振荡频率。
根据这些实施例，加至振荡电路和内部逻辑电路上的电压可以转换。在振荡电路提供的原始时钟信号增长到足够幅度后，合成时钟信号可被提供到内部逻辑电路。这样，可防止内部逻辑电路响应尚未稳定的时钟信号而操作，并可防止内部逻辑电路脱离控制，尽管振荡电路和内部逻辑电路工作于低电压。
应当理解，上述实施例是示范性的，本发明不应被局限于这些实施例。特定的结构不应被局限于所述实施例。
因此，尽管这里已详细描述了所提供的各种具体实施例，但在不偏离本发明的精神和范围的情况下，本发明可以做各种修改，替换和变化。因此，本发明只受限于所附权利要求的定义。
权利要求
1.一种时钟产生电路，其特征在于包括产生原始时钟信号的振荡电路；充电控制电路，其在原始时钟信号的幅度变成至少为第一预定值时，向充电节点提供充电；第一逻辑电路，其产生具有初始状态的第一逻辑电平的第一控制信号，并响应变为第二预定值的充电节点的电位，转变至第二逻辑电平；合成时钟产生电路，其根据第一控制信号和原始时钟信号，向不包括在时钟产生电路中的另一电路提供合成时钟。
2.根据权利要求1所述的时钟产生电路，其特征在于进一步包括转换电路，其响应第一控制信号，对提供给振荡电路的电源进行转换。
3.根据权利要求1所述的时钟产生电路，其特征在于进一步包括转换电路，其响应第一控制信号，对提供给另一电路的电源进行转换。
4.根据权利要求1所述的时钟产生电路，其特征在于充电控制电路包括缓冲器，其滞后接收原始时钟信号，并提供控制向充电节点充电的充电控制信号。
5.一种时钟产生电路，其特征在于包括产生原始时钟信号的振荡电路；第一测量电路，其测量原始时钟信号至少为第一阈值时的第一时间周期；第二测量电路，其测量原始时钟信号至多为第二阈值时的第二时间周期；第一控制信号产生电路，其产生具有初始状态的第一逻辑电平的第一控制信号，并在第一时间周期基本上等于第二时间周期时，转变至第二逻辑电平；和合成时钟产生电路，其根据第一控制信号和原始时钟信号，向不包括在时钟产生电路的另一电路提供合成时钟。
6.根据权利要求5所述的时钟产生电路，其特征在于进一步包括转换电路，其响应第一控制信号，对提供给振荡电路的电源进行转换。
7.根据权利要求5所述的时钟产生电路，其特征在于进一步包括转换电路，其响应第一控制信号，对提供给另一电路的电源进行转换。
8.根据权利要求5所述的时钟产生电路，其特征在于进一步包括第二控制电路，其提供具有激励逻辑电平和去激励逻辑电平的激励信号，其中，第一和第二测量电路耦连以接收激励信号，并在激励信号具有去激励逻辑电平时，工作被停止。
9.根据权利要求8所述的时钟产生电路，其特征在于激励信号在电源接通后的预定时间周期内，具有去激励逻辑电平。
10.根据权利要求9所述的时钟产生电路，其特征在于激励信号在电源接通后具有去激励逻辑电平的预定时间周期，由时间常数电路提供。
11.根据权利要求5所述的时钟产生电路，其特征在于进一步包括转换电路，其在电源接通后的预定时间周期以后，切换向振荡电路提供的电源。
12.根据权利要求11所述的时钟产生电路，其特征在于电源接通后的预定时间周期，由时间常数电路确定。
13.根据权利要求11所述的时钟产生电路，其特征在于电源接通后的预定时间周期，由对第一时钟信号计数至预定值的计数器确定。
14.根据权利要求5所述的时钟产生电路，其特征在于进一步包括转换电路，其在电源接通后的预定时间周期以后，切换向另一电路提供的电源。
15.一种时钟产生方法，其特征在于包括步骤用振荡电路产生原始时钟信号；当原始时钟信号达到至少为预定的幅度时，向充电节点充电；产生具有初始状态的第一逻辑电平的控制信号，当充电节点达到预定电位时，控制信号的第一逻辑电平变为第二逻辑电平；和响应控制信号和原始时钟信号，提供合成时钟信号。
16.根据权利要求15所述的时钟产生方法，其特征在于进一步包括步骤响应控制信号，对提供给振荡电路的电源进行转换。
17.根据权利要求15所述的时钟产生方法，其特征在于进一步包括步骤响应控制信号，对提供给振荡电路以外的另一电路的电源进行转换。
18.一种时钟产生方法，其特征在于包括步骤用振荡电路产生原始时钟信号；测量原始时钟信号至少为第一阈值的第一时间周期；测量原始时钟信号至多为第二阈值的第二时间周期；产生具有初始状态的第一逻辑电平的控制信号，并且当第一时间周期基本上等于第二时间周期时，控制信号转变为第二逻辑电平；和根据第一控制信号和原始时钟信号，向不包括在时钟产生电路中的另一电路提供合成时钟。
19.根据权利要求18所述的时钟产生方法，其特征在于进一步包括步骤响应第一控制信号，对提供给振荡电路的电源进行转换。
20.根据权利要求18所述的时钟产生方法，其特征在于进一步包括步骤响应第一控制信号，对提供给另一电路的电源进行转换。
21.根据权利要求18所述的时钟产生方法，其特征在于进一步包括步骤停止第一测量步骤和第二测量步骤。
22.根据权利要求21所述的时钟产生方法，其特征在于通过响应转变为第二逻辑电平的第一控制信号，来执行停止第一测量步骤和第二测量步骤的步骤。
23.根据权利要求21所述的时钟产生方法，其特征在于在电源接通后的预定时间周期内，执行停止第一测量步骤和第二测量步骤的步骤。
24.根据权利要求23所述的时钟产生方法，其特征在于在电源接通后停止第一测量步骤和第二测量步骤的预定时间周期，由时间常数电路提供。
25.根据权利要求18所述的时钟产生方法，其特征在于进一步包括步骤对电源接通后的预定时间周期以后，切换向振荡电路提供的电源。
26.根据权利要求25所述的时钟产生方法，其特征在于电源接通以后的预定时间周期，由时间常数电路确定。
27.根据权利要求25所述的时钟产生方法，其特征在于由对第一时钟信号计数至预定值的计数器，确定从电源接通以后起的预定时间周期。
28.根据权利要求18所述的时钟产生方法，其特征在于进一步包括步骤在电源接通后的预定时间周期以后，切换向另一电路提供的电源。
全文摘要
一种能防止错误时钟被提供至内部逻辑电路(105)的时钟产生电路(100)。时钟产生电路(100)可包括可变电压产生电路(101)，振荡电路(103)和控制电路(104)。振荡电路(103)可提供原始时钟信号(157)。充电电路(122，123和124)在原始时钟信号达到预定幅度时，可提供充电信号(159)。当信号(157)充分充电器，可提供振荡稳定的信号，启动合成时钟信号(160)的产生。此时，减小的电压(170)可提供为振荡电路(103)的电源。这样，可降低电流消耗，并减少由于向内部逻辑电路提供错误时钟所引起的故障。
文档编号H03K3/012GK1421993SQ0215297
公开日2003年6月4日 申请日期2002年11月29日 优先权日2001年11月29日
发明者才田隆广 申请人:恩益禧电子股份有限公司