栅极结构及其制造方法
【技术领域】
[0001]本发明涉及栅极结构及其制造方法。
【背景技术】
[0002]由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度的不断改进，半导体产业已经历了快速的增长。大多数情况下，这种集成度的改进，源自最小部件尺寸的不断减小，这允许更多的组件被集成到给定的区域内。随着半导体器件按比例缩小，需要新的技术以将电子组件的性能从一代持续到下一代。例如，低泄漏电流晶体管的高密度和高速度集成电路是令人期望的。
[0003]鳍式场效应晶体管(FinFET)已作为一种有效替代而出现以进一步降低半导体器件中的泄漏电流。与现有的平面M0S晶体管相比，鳍式场效应晶体管(FinFET)具有在半导体衬底的表面形成的沟道，FinFET具有三维沟道区。在FinFET中，包括漏极、沟道区和源极的有源区从半导体衬底的表面突出，其中，FinFET位于半导体衬底的表面上。FinFET的有源区，如鳍，在截面图中为矩形形状。此外，该FinFET的栅极结构以类似于倒置的U从三面环绕包裹有源区。结果，栅极结构对沟道的控制变得更强。传统的平面晶体管的短沟道泄漏效应已被减小。因此，当FinFET断开时，栅极结构可以更好地控制沟道，从而降低泄漏电流。
[0004]随着技术的进一步发展，最近正在研发垂直晶体管。可在垂直纳米线中形成垂直晶体管。更特别的是，垂直纳米线包括形成在衬底上方的源极、形成在源极上方的沟道和形成在沟道上方的漏极。栅极电介质和栅电极形成为环绕垂直纳米线的沟道。结果，由于栅电极围绕沟道，垂直晶体管具有全环栅结构。这种全环栅结构有助于最大限度地减小垂直晶体管的短沟道效应。
【发明内容】
[0005]为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种装置，包括:纳米线，位于衬底上方，其中，所述纳米线包括:第一漏极/源极区，位于所述衬底上方；沟道区，位于所述第一漏极/源极区上方；和第二漏极/源极区，位于所述沟道区上方；栅极结构，围绕所述沟道区的下部，其中，所述栅极结构包括:第一介电层，包括垂直部分和水平部分；第一功函金属层，位于所述第一介电层上方并且包括垂直部分和水平部分；以及低电阻率金属层，位于所述第一功函金属层上方，其中，所述低电阻率金属层的边缘和所述第一功函金属层的所述垂直部分的边缘通过介电区分隔开，并且其中，所述低电阻率金属层通过所述第一功函金属层的所述水平部分电连接至所述第一功函金属层的所述垂直部分。
[0006]在上述装置中，还包括:围绕所述沟道区的上部的第二介电层和单独的栅极层。
[0007]在上述装置中，所述栅极结构包括闪存器件的控制栅极；以及所述单独的栅极层包括所述闪存器件的浮置栅极。
[0008]在上述装置中，所述第一介电层是高k介电层；以及所述第二介电层是隧道层。
[0009]在上述装置中，所述单独的栅极层是环形浮置栅极。
[0010]在上述装置中，还包括:第二功函金属层，位于所述第一功函金属层的上方，其中，所述第二功函金属层包括垂直部分和水平部分。
[0011 ] 在上述装置中，所述第一介电层的所述垂直部分、所述第一功函层的所述垂直部分和所述第二功函层的所述垂直部分形成围绕所述沟道区的下部的所述栅极结构的垂直部分；以及所述第一介电层的所述水平部分、所述第一功函层的所述水平部分和所述第二功函层的所述水平部分形成所述栅极结构的水平部分，并且其中:所述低电阻率金属层位于所述栅极结构的水平部分上方；和所述低电阻率金属层的边缘和所述栅极结构的垂直部分的边缘通过所述介电区分隔开。
[0012]根据本发明的另一方面，还提供了一种器件，包括:第一纳米线，位于衬底上方，其中，所述纳米线包括位于所述衬底上方的第一漏极/源极区、位于所述第一漏极/源极区上方的沟道区和位于所述沟道区上方的第二漏极/源极区；第一栅极结构，包括:环形介电层；第一功函金属层，包括环形部分和水平部分，其中，所述第一功函金属层的所述环形部分围绕所述环形介电层；以及栅极金属层，位于所述第一功函金属层的所述水平部分上方，其中，所述栅极金属层的边缘和所述第一功函金属层的所述环形部分的边缘通过介电区分隔开，并且其中，所述栅极金属层通过所述第一功函金属层的所述水平部分电连接至所述第一功函金属层的所述环形部分。
[0013]在上述器件中，还包括:第二纳米线，位于所述衬底上方，其中，所述第二纳米线具有与所述第一纳米线相同的结构；以及第二栅极结构，围绕所述第二纳米线，其中，所述第二栅极结构具有与所述第一栅极结构相同的结构，其中，所述第一纳米线和所述第二纳米线之间的距离比所述第二栅极结构的厚度大至少两倍。
[0014]在上述器件中，还包括:第二功函金属层，位于所述第一功函金属层上方。
[0015]在上述器件中，所述第二功函金属层由TaN形成；所述第一功函金属层由TiN形成；以及所述栅极金属层由铜形成。
[0016]在上述器件中，还包括:隧道层和浮置栅极层，围绕所述沟道区的上部。
[0017]在上述器件中，还包括:层间介电层，位于所述衬底上方。
[0018]在上述器件中，所述第一纳米线至少部分地嵌入在所述层间介电层中。
[0019]根据本发明的又一方面，还提供了一种方法，包括:掺杂纳米线的下部以形成第一漏极/源极区，其中，在衬底上方形成所述纳米线；掺杂所述纳米线的上部以形成第二漏极/源极区；掺杂所述纳米线的中间部分以形成沟道区，其中，所述沟道区位于所述第一漏极/源极区和所述第二漏极/源极区之间；形成围绕所述沟道区的下部的环形栅极结构，其中，所述环形栅极结构包括第一功函金属层的垂直部分；以及在所述第一功函金属层的水平部分上方沉积低电阻率栅极金属层，其中，所述低电阻率栅极金属层通过所述第一功函金属层的水平部分电连接至所述第一功函金属层的垂直部分。
[0020]在上述方法中，还包括:形成高k介电层，其中，所述高k介电层位于所述沟道区和所述第一功函金属层的垂直部分之间。
[0021]在上述方法中，还包括:在所述衬底上方沉积所述高k介电层；在所述高k介电层上方沉积所述第一功函金属层；在所述第一功函金属层上方沉积第二功函金属层；在所述第二功函金属层上方沉积低电阻率层，其中，所述纳米线嵌入在所述低电阻率层中。
[0022]在上述方法中，还包括:对所述低电阻率层应用回蚀刻工艺；以及图案化所述低电阻率层以形成所述低电阻率栅极金属层。
[0023]在上述方法中，还包括:形成围绕所述沟道区的上部的浮置栅极区。
[0024]在上述方法中，还包括:形成隧道层，其中，所述浮置栅极区和所述沟道区的上部通过所述隧道层分隔开。
【附图说明】
[0025]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0026]图1A示出了根据本发明的各个实施例的垂直晶体管器件的截面图；
[0027]图1B示出了根据本发明的各个实施例的另一垂直晶体管器件的截面图；
[0028]图2示出了根据本发明的各个实施例的具有两个相邻的垂直晶体管的半导体器件的截面图；
[0029]图3示出了根据本发明的各个实施例的图2中所示的半导体器件的顶视图；
[0030]图4至图14示出了根据本发明的各个实施例的制造图2中所示的半导体器件的中间步骤；
[0031]图15示出了根据本发明的各个实施例的用于形成图2中所示的半导体器件的方法的流程图；
[0032]图16示出了根据本发明的各个实施例的存储器件的截面图；
[0033]图17示出了根据本发明的各个实施例的具有两个相邻的存储器件的半导体器件的截面图；
[0034]图18至图24示出了根据本发明的各个实施例的制造图17中所示的闪存器件的中间步骤；
[0035]图25示出了根据本发明的各个实施例的形成图17中所示的存储器件的方法的流程图。
【具体实施方式】
[0036]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0037]图1A示出了根据本发明的各个实施例的垂直晶体管器件的截面图。垂直晶体管器件100包括纳米线101和栅极结构103。如图1A所示，纳米线101形成在衬底102上方。栅极结构103围绕纳米线101的部分。栅极结构103也被称为全环栅结构。
[0038]纳米线101可以包括第一漏极/源极区112、形成在第一漏极/源极区112上方的沟道区114和形成在沟道区114上方的第二漏极/源极区116。根据一些实施例，第一漏极/源极区112是源极区。第二漏极/源极区116是漏极区。贯穿说明书，第一漏极/源极区112可以可选地称为源极区112。同样，第二漏极/源极区116可以可选地称为漏极区116。
[0039]如图1A所示，栅极结构103包括栅极介电层106、第一功函金属层132、第二功函金属层134和栅极金属层122。如图1A所不，栅极介电层106、第一功函金属层132和第二功函金属层134从垂直晶体管器件100的截面图中是L形层。每一个L形层(例如，栅极介电层106)包括水平部分和垂直部分。这些层(例如，层106、132和134)的水平部分形成栅极结构103的水平部分。同样，