技术编号:7511591
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明的各实施例一般涉及锁相环。背景技术锁相环(PPL)通常在集成电路芯片和系统中使用以生成具有与称为基准信号 的输入信号相关的频率和相位的信号。基准信号一般是时钟信号。PLL的输出信号 一般也是被"锁定"到输入基准时钟信号的时钟信号。PLL在包括微处理器、通信 及其它电子装置的很多种芯片中使用。典型的PLL包括鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LF)(可以是低通 滤波器)、压控振荡器(VCO)以及分频器电路。PFD将基准信号的相位与来自分...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。