具有前馈分频器的自适应带宽锁相环的制作方法

专利名称：具有前馈分频器的自适应带宽锁相环的制作方法
技术领域：
本发明的各实施例一般涉及锁相环。
背景技术：
锁相环(PPL)通常在集成电路芯片和系统中使用以生成具有与称为基准信号 的输入信号相关的频率和相位的信号。基准信号一般是时钟信号。PLL的输出信号 一般也是被"锁定"到输入基准时钟信号的时钟信号。PLL在包括微处理器、通信 及其它电子装置的很多种芯片中使用。
典型的PLL包括鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LF)(可以是低通 滤波器)、压控振荡器(VCO)以及分频器电路。PFD将基准信号的相位与来自分频 器电路的反馈信号进行比较。取决于基准信号和反馈信号的相位的关系，PFD将 信号提供给CP，该信号指示CP增大或减小通过LF至VCO的电压。LF可将信号 积分以使其平滑。将平滑的信号提供给VCO。 VCO的频率取决于来自LF的电压 信号而增加或减小。VCO的输出通过环路中的分频器被反馈给PFD，环路使VCO 的输出信号具有与基准信号成比例(或相等)并同相的频率。
很多PFD可对频率差作出响应，这增加了可允许输入的锁定范围。某些PLL 包括基准时钟信号和鉴相器的基准输入之间的分频器电路。在某些设计中，有PFD 的两个输出 一个具有使CP增大至VCO的电压的上升信号(up signal),而另一个 具有使CP降低至VCO的电压的下降信号(down signal)。
自适应带宽PLL指与工作频率成比例地縮放其动态特性(dynamics)，而在 很大程度上不管处理、电压和温度(PVT)变化的一类PLL。
现今模拟PLL设计者面临的挑战之一是环VCO频率范围的减小。因为电源 电压縮小到1.2V(伏特)以下，所以VCO控制电压的可用范围显著收縮。另一方面， PLL应用空间继续扩大，从而甚至要求单个PLL的更宽的频率范围。

发明内容
在某些实施例中， 一种芯片包括第一和第二子锁相环(子PLL)，该第一和第二子PLL包括提供第一和第二 VCO输出信号的第一和第二压控振荡器(VCO)，以及将第一和第二 VCO输出信号的第一和第二频率按第一和第二分频因数进行分频的第一和第二前馈分频器电路。该芯片还包括用于选择第一和第二分频因数的锁相环控制电路。
在某些实施例中，PLL控制电路响应于第一和第二输出时钟信号以及对第一和第二 VCO的第一和第二前馈电压信号输入来选择第一和第二分频因数。
在某些实施例中，一种方法包括向第一和第二子锁相环(子PLL)的第一和第二 压控振荡器(VCO)提供压控信号。该方法还包括输出第一和第二 VCO输出信号及来自第一和第二 VCO的第一和第二前馈分频器电路；将第一和第二VCO输出信号的第一和第二频率按照第一和第二分频因数进行分频；以及选择第一和第二分频因数。
在另外的实施例中， 一种芯片包括携带输入时钟信号的至少一个导体和双锁 相环(PLL)。该双PLL包括第一和第二子锁相环(子PLL)，该第一和第二子PLL包括提供第一和第二 VCO输出信号的第一和第二压控振荡器(VCO)以及将第一和第二VCO输出信号的第一和第二频率按照第一和第二分频因数进行分频的第一和第二前馈分频器电路；以及用于选择第一和第二分频因数的锁相环控制电路。
描述并要求保护了其它实施例。


通过参考以下用于说明本发明的实施例的描述和附图可理解本发明。然而，本发明不限于这些附图的细节。
图1是包括具有可在本发明的某些实施例中使用的组件的锁相环的系统的框图。
图2是对于分频因数N的不同值，log fvco与log fout的关系线的图形表示。
图3是根据本发明的某些实施例的双锁相环的框图表示。
图4是对于分频因数N的不同值，logfCTRL与logfout的关系线的图形表示。
图5是本发明的某些实施例中可使用的鉴频鉴相器、电荷泵及环路滤波器的框图。
图6是图5的电荷泵的框图表示。
图7是图5的环路滤波器的框图表示。
图8是图5的压控振荡器的框图表示。
图9是根据某些实施例的具有扫描链电路的双锁相环的例子的芯片布图的框 图表示。
图10是包括根据某些实施例的向电路提供内部时钟信号的双锁相环的芯片框图。
具体实施例方式
在某些实施例中，本发明涉及具有宽频率范围的自适应带宽PLL。仅仅作为 一个例子，在某些实现中，频率范围是500:1，但也可以是其它的比率。在某些实 施例中，用动态调节前馈分频器的分频因数的双PLL架构来扩大频率范围。
图1示出PLL 10，它具有鉴频鉴相器(PFD)IO、电荷泵(CP)/环路滤波器(LF)16 及包括压控振荡器(VCO)22和具有分频因数N的前馈分频器(FF Div)24的输出频率 控制电路20、以及具有分频因数M的反馈分频器(FB Div)28。 VCO 22提供具有频 率fvco的VCO信号。FF Div 24提供具有频率f0UT的输出时钟信号(out dk)并将该 信号提供给FB Div 28。 FB Div 28的输出作为至PFD 14的输入来提供。CP/LF 16 的电荷泵和环路滤波器是不同的电路，但为了说明的方便起见将它们组合。调节 FF Div 24的分频因数(N)。在某些实施例中，即使VCO的调谐范围相对较窄，这 种调节也使FF Div 24能生成宽范围的频率。
图2示出对于分频因数N的不同值，例如，N = 24、 N = 23、 N = 22、 N = 2、 log fva)与log foUT的关系线的图形表示。随着fvco的频率在fo和fQ/2之间增加，f0UT 的频率对于N=2"在fo/24处开始增加，对于N=23在fo/23处开始增加，对于N=22 在fo/22处开始增加，对于N=21在fo/21处开始增加。注意，频率线可重叠，使得一 条线(例如，N=24线)的最高频率可高于下一条线(例如，N=23线)的最低频率。
图3示出包括两个PLL，即子PLL 1和子PLL 2的双PLL电路50，这两个子 PLL的每一个都类似于图1的PLL 10。在子PLL 1中，PFD 64接收基准时钟信号 (ref clk)和反馈分频器78的输出，反馈分频器78将out elk 1的频率F0UT1按M来 进行分频。PFD64将信号提供给CP/LF66， CP/LF 66将电压信号VCTRL1和电压信 号VFF1提供给输出频率控制电路70的VCO 72。信号VCO elk 1是VCO 72的输出， 并被提供给将VCO elk 1信号按照Nl来进行分频的前馈分频电路74，其中Nl是 例如图2和4所示的变量。输出时钟信号(out elk l)是被分频的VCO elk 1信号，并 被提供给选择电路78。
在子PLL 2中，PFD 84接收基准时钟信号(ref clk)和将out elk 1的频率f0UT2 按照M来进行分频的反馈分频器98的输出。PFD 84将信号提供给CP/LF 86，CP/LF 86将电压信号VcTRu和电压信号VFF2提供给输出频率控制电路90的VCO 82。信 号VCO elk 2是VCO 92的输出，并被提供给将VCO elk 2信号按照N2来进行分 频的前馈分频电路94，其中N2是例如图2和4所示的变量。输出时钟信号(out dk 2)是被分频的VCO clk2信号，并被提供给选择电路78。
PLL控制电路82选择Nl和N2的值并且还向选择电路78提供选择信号以控 制out elk 1还是out elk 2由选择电路78作为输出信号来提供。在某些实施例中， N1等于N2，而在其它实施例中，N1和N2可以不同。在某些实施例中，PLL控 制电路82接收VCTRL1和VCTRL2以及输出时钟信号out elk 1和out elk 2以帮助分频。 在其它实施例中，PLL控制电路82接收VCO clkl和VCO clk2信号。
在图3中，可通过前馈分频器电路74和94来扩大频率范围。当需要低频f0UT 时，分频器74和94将VCO频率(fvco)縮小Nl或N2倍，而不是使VCO 72和92 在低fouT下振荡。如所述，PLL控制电路82选择N1和N2。在某些实施例中，选 择的问题类似于在具有可数字选择的负载电容器的LC振荡器中遇到的粗糙频率控
制问题。现有技术方案涉及选择将VCO控制电压(VcTRL)设置在外部提供的上限和
下限(Vh和VO之间的N。然而，该方案不适用于环形振荡器，因为它们比LC振 荡器对PVT变量更敏感。首先，为了确保频率的无缝覆盖，可将外部板限Vh和 VL设置成具有适度的余量，以保证相邻的频率子范围之间的充分重叠。第二，因 为改变N可导致PLL暂时失去锁定，所以仅在开始处进行N的选择并且应谨慎地 进行，具有足够的余量以适应随时间的最差的可能PVT变化。这些余量需要宽的 VCO调谐范围，从而减少了前馈分频器电路74和94的益处。
建议的双PLL电路(诸如图3中的)可通过允许N动态地改变并利用单个电压 Vott来投置VcTRL的中间电平来消除对这些余量的需要。如图3所示，双PLL 50 包括具有不同的前馈分频因数Nl和N2的两个子PLL 1和2。 一个子PLL通过选 择电路78驱动输出(out clk)，而另一个寻找更好的N。如果后者不能找到较好的N， 则它接替驱动输出的任务，而前者开始新的寻找N。因为仅锁定的子PLL驱动输 出，所以转换N的瞬变从输出中隐藏并且分频因数可实时改变。N的最优性由稳
定的Vctrl如何接近VopT来评价，并因此使用中的VCTRL的范围将以VopT为中心，
而不必没置Vh和Vl。因此，不再需要前面的方案中所需的上述余量。此外，可将 中间的VCTRL电平VopT设计成跟踪VCO的PVT条件，以始终将其设置在针对最
低跳动的最优VcTRL范围。
图4示出找出N1和N2的算法。仅仅作为一个例子，在某些实施例中，假设 分频因数N采用2的幂，则VCO分频器对可生成具有窄的fvco范围2:1的宽范围 的fouT，但其它实施例不限于这些细节。图4示出对于分频因数N的不同值，例 如，N = 26、 N = 25、 N = 24、 N = 23、 N = 22、 N = 2、稳定的fCTRL与log f0UT的关系线图。"稳定的"指的是PLL被稳定或锁定。图4示出三种共线的线。细实线表示对于N值等于2偶数的子PLL 1的Vctrl与f0UT的关系特性。细虚线表示对于N 值等于2 奇数的子PLL 2的Vctrl与f0UT的关系特性。粗实线表示所选的PLL(子PLL 1或子PLL2)的VCTRL与fouT的关系特性。类似于图2，频率线可重叠，使得一条线的最高频率可高于下一条线的最低频率。然而，粗线的上端(大的黑圆)在下一条线的最下端(小圆)的正上方。例如，在线N:2A的底部的小圆具有与粗线N-2S的顶部(大圆)相同的fOUT值。
具有更接近V0PT的稳定的Vctrl的子PLL驱动输出。当两个VCTRL与V0PT的距离相同时，即，当两个子PLL对于生成fouT同样最优时，驱动子PLL被改变。 在转换后，由于静态相位偏移上的差，输出相位可经历偏移。可增加滞后以防止该相位偏移经由振动转变成高频跳动。同样，当两个Vctrl都高于或低于VoPT时，认为它们中的一个离VopT太远，而未被选择的子PLL可用因数4来更新N以使其更接近。PLL 50的带宽可用fVC0/(N x M)按比例地改变，其中N x M是总的分频因数。有不同的方式来选择VopT的值。VopT的精确值是不重要的，但应避免频率上的不连续性。这意味着在图4中，粗线的上端(大的黑圆)和在其正下方的下一条线 的最下端(小圆)之间不应有大的间隔。
在某些实施例中，PLL控制电路82允许分频因数的动态、无假信号的转换。在某些实施例中，通过调节相对窄的调谐范围，PLL 50可通过仅在VCO的最佳条件下操作VCO来实现低跳动。同样，用由分频因数N明确控制的环路带宽，PLL 50可维持比前面的实现更精确的自适应带宽动态特性。
图5示出向电荷泵112提供上升信号和下降信号的PFD 64的实施例。在图5中，图3的CP/LF66包括电荷泵(CP)112和环路滤波器(LP)114。图6、 7和8提供电荷泵112、环路滤波器114和VC0 72的某些实施例的细节，而其它实施例不包括这些细节。
图6示出根据某些实施例的电荷泵112及其偏置电路，而其它的实施例不包括这些细节。对于自适应带宽，通过将V^作为反馈信号提供给比较器122使
Vj^(负偏置)等于cCTRL1，电荷泵电流被偏置以跟踪vco电流。同样，反馈控制 vbp(正偏置)使得上升和下降电流在例如2%内匹配以减小静态相位偏移。将电荷泵 112分段以分别对于1、 2和4的NM将电流电平縮放xl、 xl/2和xl/4。 P沟道金 属氧化物半导体场效应晶体管(PMOSFET)的栅极Qll、 Q12、 Q13、 Q14和Q15接 收比较器122的瑜出(Vbp信号)，而N沟道金属氧化物半导体场效应晶体管 (NMOSFET)的栅极Q26、 Q27、 Q28、 Q29和Q30接收Vbn信号。PMOSFETQ17、 Q18、 Q19和Q20接收Up信号UPo*、 UP^、 UP^和UP2*，其中UPo*、 UP,和 UP^是UP。、 UP!和UP2的逻辑反。注意，UP2的权重是UP()和UPi的权重的两倍。 NMOSFET Q22、 Q23、 Q24和Q25接收Down信号DNQ、 DA、 DN2和DN2。注 意，DN2的权重是DN。和DNt的权重的两倍。PMOSFET Q16和NMOSFET Q21 连接在Qll和Q26之间，且V咖信号在Q16和Q21之间。将电荷泵电压Vcp设置 在PMOSFETQ17、 Q18、 Q19和Q20与NMOSFET Q22、 Q23、 Q24和Q25之间。 图7示出根据某些实施例的环路滤波器114，而其它的实施例不包括这些细 节。环路滤波器114包括电荷再分配网络116和半工作(half-duty)采样前馈环路滤 波器118。电荷再分配116包括开关S1和SP(是S1的反)。开关S1和S"交替地 开启和闭合。电容器C11和C12(每一个都具有电容Cp)分别耦合在接地与节点Nll
和N12之间。缓冲器112提供VcTRL信号。当SP闭合且S1开启时，VcTRL电压保
持在C12中。当Sl闭合且SP开启时，Vcp和VcTRL电压在节点Nll上结合并存 储在Cll中。在开关Sl两端共用的每一个电荷可平分在节点Nil处存储在VCP 上的差错电荷。电荷在分配网络116可代替可编程电流分频器的作用。可编程分频 器生成至对开关定序的控制信号并对于大于4的NxM将环路增益縮小 NxM/4(=2n+H
半工作采样前馈环路滤波器118包括开关S2和S2^是S2的反)。C13和C14(分 别具有电容Cp和Cl)分别耦合在接地与节点N13和N14之间。环路滤波器114产
生基准周期长度的一半的前馈脉冲VFF并实现关于基准频率fREF的期望的縮放。开
关Sl和S"及S2和S2^开启或闭合以控制电容器Cll、 C12、 C13和C14上的电 荷。当S1闭合时，存储在C11上的电荷与C12共享，而当S2闭合时，Cll上的 电荷与C13共享。开关SP复位C12上的电压。开关Sl和S"及S2和82*可由从 图8的VCO电路接收输出的逻辑来控制。
图8示出包括复制补偿供给调节器(replica-compensated supply regulator) 114(包 括PMOSFET Q62和Q64及NMOSFET Q63和Q65)的基于反相器的环形振荡器。复制反馈通过提供响应于供给噪声的更快速反馈来改善供给噪声抑制。来自环路滤
波器114的前馈电压VFF由NMOSFET Q44和Q47的栅极接收。当Vff高吋(具有 高电压)，Q44和Q47导通，从而下拉Q42的漏极。当调节器电压VreG高时， NMOSFET Q43也下拉PMOSFET Q41的漏极并导通PMOSFET Q41和Q42。当 Q44、 Q47、 Q42导通时，节点N15被拉低，从而导通PMOSFET Q61 。 Q61的漏 极处的电压Vrpl导通NMOSFET Q46。 NMOSFET Q45和Q48的栅极接收VBN的 信号。这可来自于与图6中相同的信号或可以是类似于图6中的另外的电路以生成 用于图8的V^。
当下拉N15的电压时，PMOSFETQ71导通，这上拉VreG并截止Q43。电容 器C20使电压变化平滑。电压vreg控制反相器Il、 12、 13、 14和I5振荡的速率， 并由此控制从反相器15提供的VCOl时钟信号的频率。
图9示出样品芯片200中的电路布图。PLL1包括LF、分频器(DIV)、 PFD、 CP禾口 VCO。 PIX2包括相同的组j牛。领U试电路202领!li式PIX1禾口 PIX2。扫描链204 提供具有穿过到达PLL的部分的入口的外部电路。自适应带宽PLL以0.13pm CMOS工艺来实现，并具有以下的特性
工艺技术0.13um N-阱1P6M CMOS
面积1.1 x 0.46mm2
电源电压1.2V额定
功耗 36mW
基准频率范围: 2MHz ~ 1GHz
输出频率范围:2MHz ~ 1 GHz
乘法因数范围:M =2 0~9
环路带宽基准频率的 1/100 跳动(M:l， 1.024GHz) 13.10ps,pp, 1.62ps,rms
在该例子中，PLL具有21-24的宽的N选择范围，但该示例PLL锁定在从2MHz 到1GHz的基准频率范围。电荷泵中的亚阈值泄漏可将操作限制在2MHz以下。N 的动态选择成功地工作并且VCO的振荡频率被限制在1至2GHz的窄范围中。PLL
可提供任何与M:2m相乘的频率，只要MxfREF不大于lGHz。测量的跳动与基准频 率fREF和M的关系证明PLL带宽与fREF成比例。因为VCO相位噪声控制测量装 置中的输出跳动，因此跟踪跳动随着带宽的降低而增加。通过使N自适应于fouT， 双PLL架构使VCO远离跳动倾向、低频振荡，由此实现比固定N的PLL低的跳
动。跳动趋势中的不连续性表明N转换的点，并且静态相位偏移中的最差情况的 阶跃变化是基准周期的3.6%。注意，本发明的其它实现可包括与所述的实施例不 同的细节。
图10示出芯片230和由双PLL234接收的外部时钟信号，PLL 234将内部时 钟信号提供给电路238。
本发明不限于任何具体类型的信号传输。输入和时钟信号可以是单端的或差 分的。时钟可以是单数据率、双数据率、四数据率等。在双数据率中，可使用单个 时钟信号的上升下降沿，或者可使用相位时钟中的两个。信号可被分组化或不被分 组化。
本公开包括实质上是示意性的各种特征，并且不包括各种细节。在实际的应 用中，系统和芯片可包括未示出的另外的组件，包括在附图所示的电路之间。所示 的组件可具有各种另外的输入和输出。本文所述的各种算法和方法可在硬件电路中
执行，而不需要固件或软件的协助。然而，固件和/或软件可在执行算法和方法的 整个系统中使用。
在图3中，分频M对于电路78和98是相同的，但它们可以不同。
正如本文所使用的，术语"实施例"指的是实现。说明书中对"实施例"、 "一个实施例"、"某些实施例"或"其它实施例"的引用表示结合该实施例描述 的具体特征、结构或特性包含在本发明的至少某些实施例中，但不一定是全部的实 施例中。对"某些实施例"的不同引用不一定指相同的"某些实施例"。
如果说明书陈述"可"、"可能"或"能够"包括组件、特征、结构或特性， 则不需要包括特定的组件、特征、结构或特性。如果说明书或权利要求书提到"一 个"结构，这不表示仅有一个结构。
尽管根据几个实施例描述了本发明，但本发明不应仅限于描述的几个实施例， 而是可在所附权利要求书的精神和范围内实施修改和改变。因此将描述视为说明性 的而不是限制性的。
权利要求
1.一种芯片，包括第一和第二子锁相环(子PLL)，所述第一和第二子PLL包括提供第一和第二VCO输出信号的第一和第二压控振荡器(VCO)，以及将所述第一和第二VCO输出信号的第一和第二频率按照第一和第二分频因数进行分频的第一和第二前馈分频器电路；以及用于选择所述第一和第二分频因数的锁相环控制电路。
2. 如权利要求l所述的芯片，其特征在于，所述PLL控制电路响应于第一和 第二输出时钟信号以及对所述第一和第二VCO的第一和第二前馈电压信号输入来 选择所述第一和第二分频因数。
3. 如权利要求l所述的芯片，其特征在于，所述第一分频因数一般与所述第二分频因数不同。
4. 如权利要求l所述的芯片，其特征在于，所述PLL控制电路选择所述第一和第二分频因数的同时考虑最优的电压值。
5. 如权利要求l所述的芯片，其特征在于，还包括输出信号选择电路，以在所述锁相环控制电路的控制下选择被分频的所述第一和第二VCO输出信号。
6. 如权利要求l所述的芯片，其特征在于，所述第一分频因数等于2的整数次幂，而所述第二分频因数等于2的整数次幂，其中用于所述第一分频因数的整数 通常与用于所述第二分频因数的整数不同。
7. 如权利要求6所述的芯片，其特征在于，所述第一子PLL的整数是偶整数，而所述第二子PLL的整数是奇整数。
8. 如权利要求l所述的芯片，其特征在于，在一个子PLL提供输出的同时，所述PLL控制电路可改变用于另一个子PLL的分频因数。
9. 如权利要求l所述的芯片，其特征在于，所述第一和第二子PLL包括第一和第二鉴频鉴相器；以及第一和第二反馈分频器电路，以将被分频的第一和第二 VCO输出信号进行分 频，并将它们提供给所述第一和第二鉴频鉴相器。
10. —种方法，包括向第一和第二子锁相环(子PLL)的第一和第二压控振荡器(VCO)提供电压控制信号；从所述第一和第二 vco输出第一和第二 vco输出信号及第一和第二前馈分频器电路；将所述第一和第二VCO输出信号的第一和第二频率按照第一和第二分频因数 进行分频；以及选择所述第一和第二分频因数。
11. 如权利要求10所述的方法，其特征在于，还包括选择所述第一或第二子 PLL的输出作为PLL输出信号。
12. 如权利要求IO所述的方法，其特征在于，所述PLL控制电路响应于第一 和第二输出时钟信号以及对所述第一和第二 VCO的第一和第二前馈电压信号输入 来选择所述第一和第二分频因数。
13. 如权利要求10所述的方法，其特征在于，所述第一分频因数一般与第二 分频因数不同。
14. 如权利要求10所述的方法，其特征在于，所述PLL控制电路选择所述第 一和第二分频因数的同时考虑最优的电压值。
15. —种芯片，包括 携带输入时钟信号的至少一个导体； 双锁相环(PLL)，包括第一和第二子锁相环(子PLL)，所述第一和第二子PLL包括提供第一和第 二 VCO输出信号的第一和第二压控振荡器(VCO)，以及及将所述第一和第二 VCO 输出信号的第一和第二频率按照第一和第二分频因数进行分频的第一和第二前馈 分频器电路；以及用于选择所述第一和第二分频因数的锁相环控制电路。
16. 如权利要求15所述的芯片，其特征在于，所述PLL控制电路响应于第一 和第二输出时钟信号以及对所述第一和第二VCO的第一和第二前馈电压信号输入 来选择所述第一和第二分频因数。
17. 如权利要求15所述的芯片，其特征在于，所述第一分频因数一般与所述 第二分频因数不同。
18. 如权利要求15所述的芯片，其特征在于，所述PLL控制电路选择所述第 一和第二分频因数的同时考虑最优的电压值。
19. 如权利要求15所述的芯片，其特征在于，还包括输出信号选择电路，以在所述锁相环控制电路的控制下选择被分频的第一和第二 VCO输出信号。
20.如权利要求15所述的芯片，其特征在于，所述第一分频因数等于2的整 数次幂，而所述第二分频因数等于2的整数次幂，其中用于所述第一分频因数的整 数通常与用于所述第二分频因数的整数不同。
全文摘要
在某些实施例中，一种芯片包括第一和第二子锁相环(子PLL)，该第一和第二子PLL包括提供第一和第二VCO输出信号的第一和第二压控振荡器(VCO)，以及将第一和第二VCO输出信号的第一和第二频率按照第一和第二分频因数进行分频的第一和第二前馈分频器电路。该芯片还包括用于选择第一和第二分频因数的锁相环控制电路。描述并要求保护了其它实施例。
文档编号H03L7/18GK101202546SQ20071019423
公开日2008年6月18日 申请日期2007年12月10日 优先权日2006年12月11日
发明者D-K·郑, J·金 申请人:晶像股份有限公司