专利名称：分布处理式数字环路载波设备局端机的制作方法
技术领域：
本实用新型涉及通信设备，是用户接入网设备的一部分，具体地说是一种数字环路载波设备的局端机。
数字环路载波DLC设备是业务节点和用户终端设备之间的接入网设备，它由局端机、远端机和光线路终端三部分组成，主要用于支持2Mbit/s以下速率的电信业务，如普通电话业务POTS、综合业务数字网ISDN业务、数字数据网DDN业务等。
现有的数字环路载波设备的局端机一般都采用消息集中处理方式，即所有来自业务节点的消息和来自远端机的消息都被送到一块含有大容量高级数据链路控制器HDLC池的单板上进行集中处理，这种方式的优点是消息处理效率高，应用于大容量网络时平均每用户线的成本低，缺点是设备的难度和风险都相对集中在这块含大容量HDLC池的单板上，并且当应用于小容量网络时HDLC池的利用率低、平均每用户线的成本高。
本实用新型的目的在于克服上述采用消息集中处理方式所存在的缺点，提供一种采用消息分布处理方式的数字环路载波设备局端机，其高级数据链路控制器HDLC的容量随网络容量的增加而平滑增加，当应用于小容量网络时HDLC的利用率高，平均每用户线的成本相对稳定。
本实用新型包括主处理板、交叉连接板和数字中继板等，它们之间通过时分复用TDM接口和高速串口相连，其中时分复用TDM接口用于传输数据流和嵌入式消息流，高速串口专用于传输单板间的各种消息流。数字中继板上配置有可在中继E1接口消息通道上直接提取或插入消息流的高级数据链路控制器HDLC，它负责对消息流进行底层处理，并通过TDM接口或高速串口与主处理板之间进行消息传递。主处理板负责设备的管理和消息流的高层处理，如标准V5.2接口第三层协议的处理等。交叉连接板用于对数据流和嵌入式消息流进行时隙交换，使任一通道上的数据或消息可以传递到任何其它的通道上去。主处理板和若干块数字中继板共同实现对消息流的分布式处理，其中数字中继板的数量取决于所带远端节点的数量和容量。
以下结合附图和实施例对本实用新型作详细说明
图1为本实用新型的原理框图。
图2为本实用新型数字中继板的原理框图。
图3为本实用新型数字中继板的电原理图。
图4为本实用新型各单板间采用全点对点结构的连接关系图。
图5为本实用新型各单板间采用全总线结构的连接关系图。
参见图1，主处理板1、交叉连接板2和数字中继板3都提供有时分复用TDM接口4和高速串口5，其中TDM接口4以点对点的方式相连，用于传输数据流和嵌入式消息流，高速串口5以总线的方式相连，专用于传输单板间的各种消息流，如V5.2接口C通道消息和单板间的网管消息等。主处理板1和数字中继板3对消息流进行分布式处理，交叉连接板2在各TDM接口4之间进行时隙交换，使任一通道上的数据或消息可以传递到任何其它的通道上去。
参见图2，数字中继板3由四路中继E1接口电路7、小交换矩阵8、八路高级数据链路控制器HDLC电路9和中央处理器10所组成，提供有三路TDM接口4、一路高速串口5和四路E1接口6。小交换矩阵8的容量是256×256，可在八条2M速率的TDM总线之间实现无阻塞时隙交换。与小交换矩阵8相连的八条TDM总线中，四条用于接E1接口电路7，三条用于提供TDM接口4，一条用于接HDLC电路9。八路HDLC电路9共享一条TDM总线，它们可通过小交换矩阵8为各路E1接口6和TDM接口4所灵活共享，比如，为第一路E1接口分配三路HDLC，为第二路E1接口分配两路HDLC，为第三和第四路E1接口各分配一路HDLC，还有一路HDLC分配给TDM接口4。分配给E1接口6的HDLC电路9用于在E1接口消息通道上直接提取或插入消息流，分配给TDM接口4的HDLC电路9用于与主处理板1进行点对点通信，以传输大流量的消息流。中央处理器10用于对来自HDLC电路9和高速串口5的消息进行底层处理，并对E1接口电路7、小交换矩阵8和HDLC电路9进行控制。
参见图3，四路E1接口电路7由芯片N1～N8实现，小交换矩阵8由芯片N13实现，八路HDLC电路9由芯片N9～N12实现。中央处理器采用40M主频的MCS51单片机N15，配以32K外部数据存贮器N14。复位芯片N17用于确保单片机N15的可靠复位，并对+5V电源电压进行监视，当电压过低时，即复位单片机N15，以防止单片机N15不正常运行而破坏正常数据。高速串口5经集电极开路门芯片N18缓冲后接至单片机N15的串口上，其波特率可达1.25Mbit/s。采用集电极开路门N18的原因是为了能够使串口5之间以总线方式相连。可编程逻辑阵列N16用于实现地址和时序的编解码电路等，以将其它各芯片有机的连在一起。时钟信号CLK和帧同步信号FS通过可编程逻辑阵列N16向芯片N5～N13提供TDM总线的同步定时信号。
在实际组网应用时，一部分E1接口6与交换机相连，另一部分E1接口6与数字环路载波设备的各远端机相连，局端机的作用就是进行交换机和各远机之间消息流的处理并根据处理结果实现对数据流的通道分配。其工作流程是这样的来自E1接口6的嵌入式消息流经HDLC电路9提取后送到中央处理器10进行底层处理如格式转换等，然后通过高速串口5或TDM接口4将消息传输到主处理板1进行高层处理如V5.2接口第三层协议的处理等，处理后的消息又通过高速串口5或TDM接口4传回至某一块数字中继板3的中央处理器10，中央处理器10对消息再作必要的底层处理后由HDLC电路9将其插入到E1接口6的消息通道中去。可见，消息流的处理是分布在主处理板1和数字中继板3中完成的。
主处理板1和数字中继板3之间的消息传递有两条路径可走，一条经高速串口5，另一条经TDM接口4。一般情况下，协议消息走TDM接口4，网管消息走高速串口5。当其中一条路径损坏时，可将所有的消息都从另一条路径走，即两条路径之间可起到相互备份的作用。由于TDM接口4的主要用途是传输数据流，而不是消息流，所以在高速串口5的吞吐能力足够的情况下，消息最好全部走高速串口5，而不走TDM接口4，这样有利于降低主处理板1的硬件成本和软件的复杂性。
消息走TDM接口4的方法是占用其31个数据通道中的某个通道，以HDLC的方式进行传输。由于这种方式下消息如同嵌入在数据流中，所以称为嵌入式消息流，它要求消息的收发双方都配置有HDLC电路。对于现有的采用集中处理方式的数字环路载波设备局端机，来自E1接口6的嵌入式消息是通过TDM接口4透明传输到主处理板1上的，而不是先在数字中继板3的中央处理器10上进行底层处理，这样数字中继板3就不需要配置HDLC电路9，0但主处理板1则需要配置大容量的HDLC池。以一个标准V5.2接口和32个远端机为例，当采用集中处理方式时，主处理板1需要配置约80路HDLC电路，而若采用本实用新型的分布处理方式，则主处理板1只需配置约16路HDLC电路即可。
高速串口5是以总线的方式相连的，这意味着其带宽由多块单板所共享，以20块单板为例，总带宽为1.25Mbit/s的高速串口5平均给每块单板的宽带只有62.5Kbit/s。将高速串口5接成如图4所示的点对点方式可使每块单板的有效带宽都达到1.25Mbit/s，此时主处理板1不需要配置HDLC电路，但却需要配置多达20路的高速串口5。一种可取的方案是对单板进行分组，比如以每5块单板为一组，每组共享一条高速串口总线5，这样主处理板1只需要配置4路高速串口5即可，此时平均每块单板的串口带宽可达到250Kbit/s，这个带宽对于主处理板1和数字中继板3之间的消息传递是足够了。
单板之间还可以接成全总线方式，如图5所示。全总线方式的特点是单板槽位通用，便于通过增加单板种类进行功能扩展，缺点是硬件成本要相对高些。为了将TDM接口4接成总线方式，数字中继板3上还需在TDM接口4处插入一个多路选择电路，用于从TDM总线的多对数据线上选取其中的3对接至小交换矩阵8上。
数字中继板3的数量取决于所带远端节点的数量和容量。以4∶1收敛为例，对于十个远端节点、每个节点200线的情况，共需九块数字中继板3；而对于四个远端节点、每个节点100线的情况，则只需两块数字中继板3。这样，网络容量越大，则数字中继板3的数量就越多，HDLC电路9的数量也越多；反之，网络容量越小，则数字中继板3的数量就越少，HDLC电路9的数量也越少。因此，本实用新型HDLC电路9的利用率基本不随网络容量的变化而变化，平均每用户线的成本相对稳定。而现有的集中处理方式的数字环路载波设备局端机，由于其所有的HDLC电路都在主处理板上，它不随网络容量的变化而变化，因此在网络容量较小时HDLC电路的利用率低。
权利要求1.一种分布处理式数字环路载波设备局端机，它包括主处理板(1)、交叉连接板(2)和数字中继板(3)，它们之间通过时分复用TDM接口(4)和高速串口(5)相连，其特征在于，所述的数字中继板(3)上配置有可在中继E1接口(6)消息通道上直接提取或插入消息流的高级数据链路控制器HDLC电路(9)。
2.如权利要求1所述的分布处理式数字环路载波设备局端机，其特征在于，所述的数字中继板(3)上配置有小交换矩阵(8)。
3.如权利要求1所述的分布处理式数字环路载波设备局端机，其特征在于，所述的数字中继板(3)上配置有四路中继E1接口(6)和八路高级数据链路控制器HDLC电路(9)。
4.如权利要求1所述的分布处理式数字环路载波设备局端机，其特征在于，所述的高速串口(5)采用MCS51单片机(N15)的串口格式。
专利摘要本实用新型公开一种公布处理式数字环路载波设备局端机,它包括主处理板、交叉连接板和数字中继板等,它们之间通过时分复用TDM接口和高速串口相连,其中时分复用TDM接口用于传输数据流和嵌入式消息流,高速串口专用于传输单板间的各种消息流,数字中继板上配置有可在中继E1接口消息通道上直接提取或插入消息流的高级数据链路控制器HDLC,它负责对消息流进行底层处理,主处理板负责设备的管理和消息流的高层处理。
文档编号H04L5/00GK2433783SQ00226518
公开日2001年6月6日 申请日期2000年6月16日 优先权日2000年6月16日
发明者邱燕炜 申请人:西安交通大学