用于数字锁相环的先验概率相位估计的制作方法
【专利说明】用于数字锁相环的先验概率相位估计
【背景技术】
[0001] 数字锁相环（DPLL)是对传统PLL的可行替代，其中数字环路滤波器可被用来代替 模拟组件。DPLL可以提供相较老式模拟锁相环（PLL)低功耗空间的解决方案。在用于振荡 器生成的DPLL架构中，本地振荡器（L0)和基准时钟之间的相位偏移使用模拟-数字转换 器（例如时间-数字转换器（TDC))来测量。将所测量的相位与所需要的相位进行比较，并 且其结果用来校正L0频率。作为到数字域的转换的结果，相位测量可能遭受量化误差，量 化误差随后被插入到DPLL的控制环路中并且限制DPLL相位-噪声（PN)性能。用于克服 或进一步降低DPLL的量化误差而不会增加功耗或使电路设计进一步复杂化的方案，将增 大DPLL作为用于振荡器生成的期望操作组件的可行性。
【发明内容】
[0002] 根据本公开的一个方面，提供了一种数字锁相环，包括：时间-数字转换器，该时 间-数字转换器被配置为基于本地振荡器的本地振荡器信号和参考时钟的参考信号来生 成量化值；以及估计器组件，该估计器组件被配置为接收量化值，并根据量化值生成对相位 值的估计，该对相位值的估计是作为与时间-数字转换器相关的一组先验数据和量化值的 边界的函数而被生成的。
[0003] 根据本公开的另一方面，提供了一种方法，包括通过估计器组件从数字锁相环中 的时间-数字转换器接收量化相位；通过估计器组件来根据量化相位确定实际相位的边 界；以及基于相对于实际相位的边界对到时间-数字转换器的输入进行估计的近似过程来 估计相位值。
[0004] 根据本公开的又另一方面，提供了一种移动设备，包括：数字锁相环电路，该数字 锁相环电路包括：时间-数字转换器，该时间-数字转换器被配置为根据参考时钟的参考信 号和本地振荡器的本地振荡器信号生成量化输出；以及估计器组件，估计器组件被配置为 根据量化输出生成对相位值的估计，该对相位值的估计是作为与时间-数字转换器相关的 一组先验数据和量化值的边界的函数被生成的。
【附图说明】
[0005] 图1示出了包含根据所述的各种方面的至少一个示例性DPLL的示例性通信设 备；
[0006] 图2示出了根据所描述的各种方面的示例性DPLL ;
[0007] 图3示出了根据所描述的各种方面的另一 DPLL ;
[0008] 图4示出了根据所描述的各种方面的另一 DPLL ;
[0009] 图5示出了数据的简档的示例图，该数据与用于根据所描述的各种方面的估计过 程的DPLL的TDC相关；
[0010] 图6示出了根据所描述的各种方面的DPLL的示例性模拟图表；
[0011] 图7示出了根据所描述的各种方面的示例性方法的流程图；以及
[0012] 图8示出了根据所描述的各种方面的另一示例性方法的流程图。
【具体实施方式】
[0013] 现在将参考所附附图来描述本公开，其中相似标号始终用以指代相似元件，并且 其中示出的结构和设备不一定按比例绘制。如本文所使用的，术语"组件"、"系统"、"接口" 等意在指代与计算机相关的实体、硬件、（例如执行中的）软件和/或固件。例如，组件可以 是处理器、处理器上运行的进程、控制器、对象、可执行码、程序、存储设备、和/或具有处理 设备的计算机。通过说明的方式，在服务器上运行的应用和服务器也可以是组件。一个或 多个组件可以驻留在进程内，并且组件可以位于计算机上和/或分布在两个或更多计算机 之间。可以在本文中描述一组元件或一组其它组件，其中的术语"一组"可以被解释为"一 个或多个"。
[0014] 使用示例性词语意在以具体方式呈现概念。如本申请中使用的，术语"或"意在表 示包含性"或"而不是排他性"或"。即，除非另有指定、或从上下文可以清楚得知，"X采用A 或B"旨在表示任何自然的包括性排列。也就是说，如果X采用A ;X采用B ;或X采用A和 B两者，则"X采用A或B"在任何以上示例中得以满足。此外，冠词"一"和"一个"用在本 申请和所附权利要求书一般应被解释为表示"一个或多个"，除非另有指定或从上下文中明 确得知其针对于单数形式。此外，在术语"包括"、"包含"、"具有"、"有"、"带有"或其变体在 详细说明书或权利要求中使用的情况下，这样的术语意在以类似于术语"包括"的方式来表 示包括。
[0015] 考虑到上述的缺陷和后续目标，公开了 DPLL的各个方面，其中提供了用于减轻或 减少被注入到DPLL的反馈控制环路的量化误差的低功耗方案。特别地，所公开的解决方案 可以完全在数字域中执行，而不影响模拟电路设计。例如，全数字锁相环（ADPLL)可以容易 地适于这些技术。
[0016] DPLL可以包括通过利用关于TDC的先验知识（例如TDC的一些量化电平或到TDC 的输入参数）来操作以减轻被引入控制环路的量化误差的估计器组件或先验概率相位估 计（APPPE)组件。TDC的量化电平和输入的分布，例如被用来在接收TDC输出以及DPLL操 作锁定之后确定更精确的量化、从而改善相位估计。
[0017] 例如，TDC被配置为生成相位的期望量化（量化相位）。相位偏移在本地振荡器的 本地振荡器信号、和参考时钟的参考信号之间被测量，其中所测量的相位被与所需的相位 进行比较以生成量化输出。估计器组件接收作为来自TDC的输出的量化输出相位、并且将 对相位或相位偏移的估计作为下述项的函数来生成：TDC的量化电平、其它先验知识以及 TDC输出的一组（一个或多个）所观察到的边界、或实际相位的统计分布。估计器组件利 用各种技术来在具有最低或最小功率选项的情况下执行相位估计并且降低与从TDC输出 的量化相位相关联的量化相位误差。将在下文参考附图进一步描述本公开的附加方面和细 To
[0018] 参照图1，图示的是包括根据所描述的各种方面的DPLL的示例性通信设备100。通 信设备100可以例如包括移动或无线设备，并且还包括数字基带处理器102、RF前端104、 和用于连接到天线106的天线端口 108。通信设备100可以将示例性DPLL 110作为数字基 带处理器102或RF前端104的一部分包括在内。数字基带处理器102或RF前端104可以 包括这样的DPLL 110或甚至包括多于一个这样的DPLL 110。射频前端104耦接到数字基 带处理处理器102和天线端口 108。
[0019] 一方面，DPLL 110可以作为ADPLL(其中DPLL内的每个组件是完全数字组件）、或 作为不同类型的DPLL进行操作。例如，DPLL 110可以包括TDC和估计器组件，TDC和估计 器组件可以与两个单端链之间的经减小的延迟失配（dismatch) -起操作，该两个单端链 例如可以由TDC的差分延迟线的延迟元件来形成。延迟失配可以通过利用估计器组件处的 先验概率相位估计过程来被减少或消除。这些优点导向DPLL变为被锁定以进行操作之后 的量化噪声减少、更好的相位噪声性能、和对称的时钟生成。当DPLL 110与对由TDC输出 的未量化相位的估计（作为TDC的先验知识的函数以及到TDC的输入值的函数）一起使用 时，量化噪声能得以减小，这基于相位误差的统计分布辅助了对噪声的减小。
[0020] 此外，DPLL 110实现分辨率增强，例如，当DPLL 110响应于DPLL锁定、或在DPLL 锁定之后，与闭合环路（反馈控制环路）中的一个或多个估计器组件一同操作的时候。因 此，DPLL 110通过减小被注入到控制环路的量化误差，来允许或辅助对通信设备100的时 钟信号的更精确的生成、以及对（例如DPLL中的）时间差的更精确的测量。对时间差异的 改善测量以及对量化相位的改善生成使得对移动通信设备100中的本底噪声的减小成为 可能，从而改善通信设备100的整体性能。
[0021] 现在参考图2,示出的是根据所描述的各种方面的DPLL 200的示例性实现方式。 DPLL 110包括耦接到估计器组件204的TDC 202,该估计器组件204操作来减小或消除存 在于TDC的输出中并被注入到控制环路路径206内的量化误差。
[0022] TDC 202操作以实现将相位误差、相位延迟或相位偏移数字编码为来自所测量的 相位以及参考时钟信号和振荡器信号（例如本地振荡器、数字控制振荡器等）之间的比较 的量化值或量化输出以允许与控制环路路径206中的组件（例如数字环路滤波器等）相交 接。一方面，TDC 202操作以将量化（相位）的值作为本地振荡器的第一频率与参考时钟 208的第二频率之间的比率的函数进行确定。实际相位被测量并与预期的相位进行比较以 匹配所需的频率。随后TDC 202操作来生成量化相位值，该量化相位值在操作的锁定模式 中校正数字锁相环中的相位偏移并使得锁相环尽可能稳定为靠近所需的相位。
[0023] TDC 202的输出是被提供给估计器组件204的量化值。估计器组件204被配置为 利用来自TDC 202的输出来处理APPPE进程。APPPE操作包括：确定并取回与TDC 202相 关的先验数据以进一步细化TDC 202的量化输出（例如，通过修改TDC 202的输出，或减小 被注入到控制路径206中（从TDC 202到控制环路路径）的量化误差）。APPPE过程的结 果还可被实现为前TDC (pre-TDC)组件而不是如图所示的后TDC (post-TDC)，或者二者，这 取决于系统架构，从而使得依据采用DPLL 200的一个或多个架构来向TDC 202的输入或输 出提供对量化误差的修改。
[0024] 估计器组件204操作来通过获取与TDC 202相关的先验知识（其可以包括由TDC 202利用来量化时间间隔所需的相位值、TDC 202的量化电平的数目、每个样本的量化电平 的位