一种低相位噪声的锁相环的制作方法
【技术领域】
[0001]本发明涉及电子技术领域中的一种锁相环结构，尤其是一种低相位噪声的锁相环。
【背景技术】
[0002]锁相环是一种反馈系统，其中电压控制振荡器(VCO)和相位比较器相互连接，使得振荡器输出可以相对于参考信号维持恒定的相位角度。锁相环在众多领域中都有应用，如无线通信、数字电视、广播等领域。如附图1所示，一个锁相环电路通常由以下模块构成:鉴相器(ro)、低通滤波器(LPF)、压控振荡器(VCO)和反馈回路(通常由一个分频器(DIV)来实现)。鉴相器对输入的参考信号和反馈回路的信号进行频率和相位的比较，输出一个代表两者差异的信号至低通滤波器。环路滤波器是锁相环的一个重要组成部分，它将输入信号中的高频成分滤除，保留直流部分送至压控振荡器。压控振荡器输出一个周期信号，其频率由输入电压所控制。反馈回路将压控振荡器输出的信号送回至鉴相器，通常压控振荡器的输出信号的频率大于参考信号的频率，因此一般加入分频器以降低鉴相频率。
[0003]理想情况下，在正弦波的每个周期，相位都会随着时间从O度连续均匀地变化到360度。不过，实际波形的相位随时间的变化与理想情况会有一定的偏差，这种现象称为相位抖动。相位噪声是一种频域现象。在时域内，该效应表现为时间抖动。在正弦波中表现为连续过零的时间并不固定，方波中表现为边沿偏离其理想的出现时间。
[0004]对一个给定载波功率的输出频率来说，相位噪声是载波功率相对于给定的频率偏移处IHz的带宽上的功率。相位噪声是锁相环的一个重要技术指标，相位噪声主要来源于四个部分:参考输入、反馈分频、电荷泵、VC0，相应的减小相位噪声的措施有:增大鉴相频率、缩小环路带宽、增大电荷泵电流和参考晶振选用更低噪声的产品等。。
【发明内容】
[0005]本发明的目的在于提供一种低相位噪声的锁相环，旨在解决现有锁相环相位噪声过大的技术缺陷。
[0006]为此，发明实施方式提供的一种低相位噪声的锁相环采用的技术方案如下:
[0007]一种低相位噪声的锁相环，其特征在于，包括频率数字转换器、振荡器频率校准器、环路带宽校准器、数字振荡器、鉴相器、时间数字转换器、滤波器和时钟分配模块，其中，
[0008]所述频率数字转换器的输入端接收输入信号，输出端分别与所述振荡器频率校准器和环路带宽校准器的输入端连接；
[0009]所述振荡器频率校准器的输出端与所述数字振荡器的输入端连接，所述环路带宽校准器的输出端与所述滤波器的控制端连接；
[0010]所述鉴相器的输入端接收输入信号，输出端与所述时间数字转换器的输入端连接，所述时间数字转换器的输出端与所述滤波器的输入端连接，所述滤波器的输出端与所述数字振荡器的输入端连接；
[0011]所述数字振荡器的反馈端经所述时钟分配模块与所述鉴相器的反馈端连接。
[0012]优选地，还包括方波整形电路，所述输入信号经所述方波整形电路传递至所述频率数字转换器的输入端和鉴相器的输入端。
[0013]优选地，还包括正弦波整形电路，所述数字振荡器的反馈端依次经所述正弦波整形电路和时钟分配模块与所述鉴相器的反馈端连接。
[0014]优选地，所述时间数字转换器包括至少一个现场可编程逻辑阵列，所述现场可编程逻辑阵列内设有多个内嵌锁相环。
[0015]优选地，所述振荡器频率校准器包括频率误差比较器、误差缓存模块和频率匹配模块，所述频率误差比较器与输入端连接，输出端与所述误差缓存模块连接，所述误差缓存模块与所述频率匹配模块连接。
[0016]与现有技术相比，本发明实施例涉及的低相位噪声的锁相环中采用高分辨率的时间数字转换器来实现相位差的转换，替代了传统数字鉴相器，摆脱了系统时钟频率对鉴相速度的限制，使得高频鉴相死区变得更小，从而大大降低了锁相环路的相位噪声。
【附图说明】
[0017]图1是现有锁相环的结构示意图；
[0018]图2是本发明实施方式提供的一种低噪声相位的锁相环；
[0019]图3是本发明实施例中时所述锁相环的鉴相器结构示意图；
[0020]图4是本发明实施例中多相时钟生成示意图；
[0021]图5是本发明实施例中采用脉冲编码法实现时间间隔测量示意图；
[0022]图6是本发明实例中使用标准逻辑延时单元来构成多级延时线示意图。
[0023]图中:
[0024]100:方波整形电路；110:频率数字转换器；120:振荡器频率校准器；130:环路带宽校准器；140:鉴相器；141:D触发器；150:时间数字转换器；160:滤波器；170:正弦波整形电路；180:时钟分配模块；190:数字振荡器。
【具体实施方式】
[0025]下面结合附图，对本发明的实施方式做进一步说明。
[0026]参见图2，图2是本发明实施方式提供的一种低噪声相位的锁相环。在图2示出的实施方式中，该结构的低相位噪声的锁相环包括频率数字转换器110、振荡器频率校准器120、环路带宽校准器130、数字振荡器190、鉴相器140、时间数字转换器150、滤波器160和时钟分配模块180。
[0027]在图1示出的实施方式中，频率数字转换器110的输入端接收输入信号，输出端分别与振荡器频率校准器120和环路带宽校准器130的输入端连接。振荡器频率校准器120的输出端与数字振荡器190的输入端连接，环路带宽校准器130的输出端与滤波器160的控制端连接。鉴相器140的输入端接收输入信号，输出端与时间数字转换器150的输入端连接，时间数字转换器150的输出端与滤波器160的输入端连接，滤波器160的输出端与数字振荡器190的输入端连接。数字振荡器190的反馈端经时钟分配模块180与鉴相器140的反馈端连接。
[0028]其中，鉴相器140是一个高速且无相位死区的相位比较器。输入信号和反馈信号会同时输入鉴相器140，该鉴相器140只检测输入信号和反馈信号的上升沿，检测输入信号和反馈信号的上升沿之间的相位差信息，且不受输入信号和反馈信号的占空比的影响。如附图3所示，在该鉴相器140中输入信号与反馈信号进行相位比较，但其鉴相速度不受时钟的限制，由D触发器141的响应速度决定，因此其鉴相分辨率非常高。根据输入信号和反馈信号是超前还是滞后的关系输出上升或下降的脉冲信号，指示环路的相位调整，最终两个信号的相位将锁定在O度。
[0029]另外，在一些实施方式中，时间数字转换器150可以是基于FPGA内嵌PLL的多相时钟相移技术实现，其基本原理是利用对时钟信号进行内插的技术，实现对时间脉冲信号的精确测量。该技术利用内嵌PLL的负反馈回路机制，使时间数字转换器150的分辨率不受温度、气压等环境变化的影响。多相时钟的产生如图4所示，利用PLL内核产生8个频率相同、相位均匀分布的时钟(Clk_0-Clk_7)，为后续的精确时间间隔测量做准备。实现时间间隔测量的计算方法有很多种，本发明采用脉冲编码法实现，如图5所示，首先8个多相时钟根据鉴相器140的上升(up)或下降(down)脉冲信息利用8个触发器分别进行独立的编码，然后利用零相位偏移时钟Clk_0作为同步编码器的时钟，在每个Clk_0时钟上升沿到来的同时，对8个不同相时钟的编码状态进行整合，最后使用一个计数器对编码结果进行加减运算，得到与时间间隔成线性关系的数字量。这样在不提高系统时钟频率的情况下，便实现了对脉冲信息的精确编码。相对于传统的单时钟系统，多相时钟系统充分利用了内嵌PLL精确移相功能，提升了时间数字转换的精度，使其分辨率提升至原来的1/8，为后来的锁相环路提供了更高分辨率的相位差信息。
[0030]利用内嵌PLL多相时钟实现的时间内插技术简单实用，但是如果需要实现更高分辨率的测量，就必须要对时间进行更多级的内插，这样原有的内嵌PLL已经不能满足设计的需求，因此需要利用FPGA内部资源，即标准逻辑延时单元来构成多级延时线，如128级延时线，如图6所示，利用多个延时单元首尾串联形成延时线，在相邻的两个延时单元之间的线路连接触发器的信号输入端，在信号触发端有效时，利用每个触发器分别对当前状态进行锁存；在信号终止端有效时，获取各个触发器的输出状态，从而可以根据(^-1的状态得到信号触发端输入的触发信号与信号终止端输入的终止信号之间的时间间隔。使用该技术实现时间数字转换器150的原理与多相时钟原理基本一致，但它更加灵活，更能适应用户自定义的需求。由于延时单元的逻辑布线路径以及走线延时不受控制，而且逻辑延时很容易随着电压波动或者温度变化的影响而变化，变动范围从几十皮秒到一百七十多皮秒。对于逻辑单元延时非线性问题，采用多沿切割的技术对延时宽度进行平滑，使得延时单元的平均值减到1ps左右。对于逻辑单元受外部温度和电压波动而产生的影响，可采用平均延时校准方式，即对一个时钟周期内所有逻辑单元的延时做平均处理，该方法响应速度快，可以快速的对时间测量系统进行校准。
[0031]频率数字转换器110使用周期来表示频率信