一种抗单粒子多节点翻转的锁存器的制造方法
【技术领域】
[0001]本发明涉及集成电路设计领域，特别是涉及集成电路的抗辐照加固设计领域，具体为一种抗单粒子多节点翻转的锁存器。
【背景技术】
[0002]在空间辐射环境中，存在着大量的高能粒子(质子、α粒子等)，是威胁航天电子设备可靠性的重要原因。当单个辐射粒子穿过硅片时，会在行进路径上电离产生大量的电子-空穴对，如果这些电子-空穴对位于反向偏置的PN结中，就会发生电荷收集，形成瞬态的干扰电流，导致电路节点的逻辑状态发生变化。该现象称为单粒子效应，它是引起集成电路软错误的主要原因，严重影响电路的可靠性。在时序元件(如锁存器)中，单粒子效应主要表现为单粒子翻转和单粒子多节点翻转。单粒子翻转可以解释为，单粒子产生的电荷被锁存器中的一个节点收集，该节点逻辑状态发生变化，导致锁存器锁存的数据发生翻转。单粒子多节点翻转可以解释为，单粒子产生的电荷在锁存器的两个节点之间共享，两个节点逻辑状态同时发生变化，也导致锁存器锁存的数据发生翻转。
[0003]在集成电路发展的早期，电路节点间的间距比较大，电荷共享还不明显，因此单粒子翻转占据主导地位。于是出现了许多抗单粒子翻转的加固时序元件。随着集成电路的不断发展，晶体管尺寸逐渐缩减，电路节点之间的间距越来越小。这导致单粒子产生的电荷被两个节点共享的概率增大，单粒子多节点翻转变得更加严重。这对集成电路的抗辐照加固设计提出了更高的要求，抗单粒子多节点翻转的加固设计成为研宄热点。
[0004]一种典型的抗辐照加固设计方法是将锁存器复制成三份，即三模冗余锁存器。该锁存器通过数据的冗余备份，达到了抗单粒子翻转的目的。也就是说，任何一个锁存器模块出现故障，并不会影响最终的输出结果。但该锁存器并不具备抗单粒子多节点翻转的能力，当两个锁存器模块同时受到影响时，整个锁存器将输出错误的数据。而且该锁存器存在大量的冗余，面积和功耗开销非常大，不适合低开销低加固成本的应用。除此之外，还有许多抗单粒子翻转的加固时序元件，它们只能容忍单粒子翻转，并不具备抗单粒子多节点翻转的能力。
[0005]D.R.Blum等人在The 51st IEEE Internat1nal Midwest Symposium on Circuitsand Systems (第51届IEEE电路与系统中西部国际会议)上发表的“Multiple Node UpsetMitigat1n in TPDICE-Based Pipeline Memory Structures”(基于 TPDICE 的缓解多节点翻转的流水存储结构)(2008年，第314~317页)提出了一种TPDICE存储结构。该电路基于三模互锁的电路设计思想和敏感节点对分离的版图设计思想，能够容忍单粒子多节点翻转。类似于DICE的双模互锁，TroiCE运用三模互锁以防护单粒子多节点翻转，但仍然存在一些敏感节点对对双节点翻转敏感。为此，通过版图设计，将这些敏感节点对在空间上进行分离，以降低双节点翻转的概率。TPDICE虽然具有抗单粒子多节点翻转的能力，但依赖于版图设计，并没有在电路设计层面完全解决双节点翻转的问题。
【发明内容】
[0006]针对上述已有加固技术存在的不足，本发明的目的是提供一种新颖的抗辐照加固锁存器。该锁存器不但能够容忍单粒子翻转，还能够容忍单粒子多节点翻转，避免了高能辐射粒子引发锁存器数据翻转进而导致电路失效的问题，极大地提高了电路的可靠性。
[0007]本发明采用的技术方案是:
本发明提供了一种抗单粒子多节点翻转的锁存器。该锁存器包括六个传输门、六个CWSP单元和一个表决器(3)，还包括数据输入端(D)、数据输出端(Q)和两个时钟信号输入端；两个时钟信号输入端依次为第一时钟信号输入端(CLK)和第二时钟信号输入端(CLKB)，分别输入相位相反的两项时钟；所述六个传输门依次为第一传输门(11)、第二传输门(12)、第三传输门(13)、第四传输门(14)、第五传输门(15)和第六传输门(16);六个CffSP单元依次为第一 CWSP单元(21)、第二 CWSP单元(22)、第三CWSP单元(23)、第四CWSP单元(24)、第五CWSP单元(25)和第六CWSP单元(26);每个CWSP单元均含有第一信号输入端(IN1)、第二信号输入端(IN2)和信号输出端(OUT);表决器(3)含有第一信号输入端(INl)、第二信号输入端(IN2)、第三信号输入端(IN3)和信号输出端(OUT);所述六个传输门、六个CWSP单元和一个表决器(3)均使用相同的电源；其中，第一传输门(11)、第二传输门(12)和第三传输门(13)的信号输入端为本锁存器的数据输入端(D);第一传输门(11)的信号输出端分别与第一 CWSP单元(21)的第一信号输入端(INl)、第二 CWSP单元(22)的第一信号输入端(INl)以及第六传输门(16)的信号输出端相连接，第二传输门(12)的信号输出端分别与第二 CWSP单元(22)的第二信号输入端(IN2)、第三CWSP单元(23)的第一信号输入端(INl)以及第四传输门(14)的信号输出端相连接，第三传输门(13)的信号输出端分别与第一 CWSP单元(21)的第二信号输入端(IN2)、第三CWSP单元(23)的第二信号输入端(IN2)以及第五传输门(15)的信号输出端相连接；第一 CWSP单元(21)的信号输出端(OUT)分别与第四CWSP单元(24)的第一信号输入端(IN1)、第五CWSP单元(25)的第一信号输入端(INl)以及表决器(3)的第一信号输入端(INl)相连接，第二 CWSP单元(22)的信号输出端(OUT)分别与第五CWSP单元(25)的第二信号输入端(IN2)、第六CWSP单元(26)的第一信号输入端(INl)以及表决器(3)的第二信号输入端(IN2)相连接，第三CWSP单元(23)的信号输出端(OUT)分别与第四CWSP单元(24)的第二信号输入端(IN2)、第六CWSP单元(26)的第二信号输入端(IN2)以及表决器(3)的第三信号输入端(IN3)相连接；第四CWSP单元
(24)的信号输出端(OUT)与第四传输门(14)的信号输入端相连接，第五CWSP单元(25)的信号输出端(OUT)与第五传输门(15)的信号输入端相连接，第六CWSP单元(26)的信号输出端(OUT)与第六传输门(16)的信号输入端相连接；表决器(3)的信号输出端(OUT)为本锁存器的数据输出端(Q)。
[0008]本发明的有益效果在于:
相比三模冗余锁存器等抗单粒子翻转的时序元件，本发明不但能够容忍单粒子翻转，还能够容忍单粒子多节点翻转，极大地提高了电路的可靠性。
[0009]相比缓解单粒子多节点翻转的TPDICE结构，本发明并不依赖于版图设计，仅从电路设计层面解决双节点翻转的问题。
【附图说明】
[0010]图1a为本发明所述的抗单粒子多节点翻转的锁存器结构示意图。
[0011]图1b为本发明所述的抗单粒子多节点翻转的锁存器中表决器端子示意图。
[0012]图2为本发明所述的抗单粒子多节点翻转的锁存器中CWSP单元结构示意图。
[0013]图3为本发明所述的抗单粒子多节点翻转的锁存器中CWSP单元真值表。
[0014]图4为本发明所述的抗单粒子多节点翻转的锁存器中表决器结构示意图。
[0015]图5为本发明所述的抗单粒子多节点翻转的锁存器中表决器真值表。
【具体实施方式】
[0016]为了使本发明的目的、技术方案及有益效果更加清楚明了，下面结合附图对本发明加以详细说明。应当理解，以下所描述的具体实施例仅用于解释本发明，并不用于限定本发明。
[0017]图la、图1b所示，抗单粒子多节点翻转的锁存器，包括六个传输门、六个CWSP单元和一个表决器3，还包括数据输入端