用于锁相环的相位比较器的制造方法
【专利摘要】本发明公开了一种用于锁相环的相位比较器，由四级与非门连接成的异或门组成，四级与非门都分别由PMOS和NMOS管连接形成，第一级与非门的PMOS和NMOS管的沟道宽长比分别为第二和三级与非门的PMOS和NMOS管的沟道宽长比的N倍，第二和三级与非门的PMOS和NMOS管的沟道宽长比分别为第四级与非门的PMOS和NMOS管的沟道宽长比的M倍。根据锁相环的工作频率的大小确定M和N值的大小，当锁相环的工作频率提高时，N和M值相应提高，通过提高N值使相位比较器的电流增加、通过提高M值使所述相位比较器的寄生电容减少。本发明具有较高灵敏度，能实现在较高工作频率时候也能准确地检测出相位差，能提高锁相环的性能。
【专利说明】用于锁相环的相位比较器
【技术领域】
[0001] 本发明涉及一种半导体集成电路，特别是涉及一种用于锁相环的相位比较器。
【背景技术】
[0002] 锁相技术一般采用锁相环电路（Phase Locked Loop，PLL)实现，已提出近100年， 在电子系统中应用广泛，同时对性能的要求也越来越高。现有PLL芯片向着频率高、频带 宽、集成度大、功耗低、价格低廉、功能强大等方向发展。锁相环电路中，是通过相位比较器 来实现相位差的比较的，在工作频率较高时，如果相位比较器的灵敏度较低，高频的相位差 就不能被正确的检测出来，因此会影响整个锁相环的性能。随着工作频率越来越高，如果相 位比较器没有正确的检测出相位差，最终会使锁相环性能下降，所以如何设计出高灵敏度 的相位比较器是高性能锁相环设计需要解决的主要问题。
【发明内容】
[0003] 本发明所要解决的技术问题是提供一种用于锁相环的相位比较器，具有较高灵敏 度，能实现在较高工作频率时候也能准确地检测出相位差，从而能提高锁相环的性能。
[0004] 为解决上述技术问题，本发明提供的用于锁相环的相位比较器为一个由四级与非 门连接形成的异或门，第一级与非门的第一输入端连接第一输入信号、第二输入端连接第 二输入信号，第二级与非门的第一输入端连接第一输入信号、第二输入端连接所述第一级 与非门的输出端，第三级与非门的第一输入端连接第二输入信号、第二输入端连接所述第 一级与非门的输出端，第四级与非门的第一输入端连接所述第二级与非门的输出端、所述 第四级与非门的第二输入端连接所述第三级与非门的输出端；所述第四级与非门的输出端 输出所述相位比较器的输出信号。
[0005] 四级与非门都分别由PM0S晶体管和NM0S晶体管连接形成，所述第二级与非门和 所述第三级与非门的PM0S晶体管的沟道宽长比相等、NM0S管的沟道宽长比也相等；
[0006] 所述第一级与非门的PM0S晶体管的沟道宽长比为所述第二级与非门的PM0S晶体 管的沟道宽长比的N倍，所述第一级与非门的NM0S晶体管的沟道宽长比为所述第二级与非 门的NM0S晶体管的沟道宽长比的N倍，N为大于1的值。
[0007] 所述第二级与非门的PM0S晶体管的沟道宽长比为所述第四级与非门的PM0S晶体 管的沟道宽长比的Μ倍，所述第二级与非门的NM0S晶体管的沟道宽长比为所述第四级与非 门的NM0S晶体管的沟道宽长比的Μ倍，Μ为大于1的值。
[0008] 根据所述锁相环的工作频率的大小确定Μ和Ν值的大小，当所述锁相环的工作频 率提高时，Ν和Μ值相应提高，通过提高Ν值使所述相位比较器的电流增加、通过提高Μ值 使所述相位比较器的寄生电容减少；Μ和Ν的设置标准为要求使得所述相位比较器的输出 信号中的误差电压到达高电平的水平，所述误差电压为所述第一输入信号和所述第二输入 信号之间下降沿的之间的相位差所产生的相位比较电压。
[0009] 进一个的改进是，所述四级与非门都分别由如下电路结构组成：
[0010] 第一 PM0S管和第二PM0S管，所述第一 PM0S管和所述第二PM0S管的源极都接电 源电压。
[0011] 第一 NM0S管和第二NM0S管，所述第一 PM0S管、所述第二PM0S管和所述第一 NM0S 管的漏极连接在一起，所述第一 NM0S管的源极接所述第二NM0S管的漏极，所述第二NM0S 管的源极接地。
[0012] 所述第一 PM0S管和所述第一 NM0S管的栅极连接在一起并作为第一输入端，所述 第二PM0S管和所述第二NM0S管的栅极连接在一起并作为第二输入端。
[0013] 进一个的改进是，所述锁相环的工作频率为GHZ以上。
[0014] 进一个的改进是，N为8, Μ为4。
[0015] 进一个的改进是，所述第一级与非门的PM0S晶体管的沟道宽度为40微米、沟道长 度为300纳米，NM0S晶体管的沟道宽度为20微米、沟道长度为350纳米；所述第二级与非门 的PM0S晶体管的沟道宽度为5微米、沟道长度为300纳米，NM0S晶体管的沟道宽度为2. 5 微米、沟道长度为350纳米；所述第三级与非门的PM0S晶体管的沟道宽度为5微米、沟道长 度为300纳米，NM0S晶体管的沟道宽度为2. 5微米、沟道长度为350纳米；所述第四级与非 门的PM0S晶体管的沟道宽度为1. 25微米、沟道长度为300纳米，NM0S晶体管的沟道宽度 为625纳米、沟道长度为350纳米。
[0016] 本发明通过对相位比较器的每级尺寸比例的控制，能够达到在较高工作频率的时 候也能准确地检测出相位差，从而能提高相位比较器的灵敏度，能产生正确的压控振荡器 的控制电压，使压控振荡器的输出反馈精确的跟踪输入的变化，能给高性能锁相环提供良 好的保障。
【专利附图】
【附图说明】
[0017] 下面结合附图和【具体实施方式】对本发明作进一步详细的说明：
[0018] 图1是本发明实施例锁相环的S域示意图；
[0019] 图2是本发明实施例锁相环的波特图；
[0020] 图3是本发明实施例用于锁相环的相位比较器的门级电路结构图；
[0021] 图4是本发明实施例用于锁相环的相位比较器的晶体管级电路结构图；
[0022] 图5是现有用于锁相环的相位比较器仿真曲线；
[0023] 图6是本发明实施例用于锁相环的相位比较器仿真曲线。
【具体实施方式】
[0024] 锁相环一般包括依次连接的鉴频鉴相器（PFD)、电荷泵、低通滤波器、压控振荡器 以及预分频器和低频分频器。锁相环是具有非线性的反馈系统。然而，通过线性分析可以 对其基本的操作做出很好的近似。在这样的分析中，Laplace变换是一个很有用的工具。传 输函数的相关概念，即描述一个线性电路的输入端和输出端在S域的关系，被用于分析PLL 的开环和闭环特性。如图1所示，为一个简化的本发明实施例锁相环的S域示意图。鉴频 鉴相器和电荷泵合并为一个模块101，由传输参数K PFD表不，传输参数KPFD等于Iep/2 π，处 Icp也即为图1中的lout (s)。二阶环路滤波器形成的低通滤波器的阻抗由表示。压 控振荡器（VC0)由模块103表示，其转换增益KTCQ表示对于调谐电压Vcont (s)频率的敏感 度。预分频电路和低频分频器分别由模块104和模块105表示，分频比例分别由P和N表 示，模块103输出频率信号Fout，预分频电路104输出频率信号Fout/P，低频分频器105输 出频率信号Fbdt。上述综合器即锁相环的开环传输函数可以定义成 ：
【权利要求】
1. 一种用于锁相环的相位比较器，其特征在于：所述相位比较器为一个由四级与非门 连接形成的异或门，第一级与非门的第一输入端连接第一输入信号、第二输入端连接第二 输入信号，第二级与非门的第一输入端连接第一输入信号、第二输入端连接所述第一级与 非门的输出端，第三级与非门的第一输入端连接第二输入信号、第二输入端连接所述第一 级与非门的输出端，第四级与非门的第一输入端连接所述第二级与非门的输出端、所述第 四级与非门的第二输入端连接所述第三级与非门的输出端；所述第四级与非门的输出端输 出所述相位比较器的输出信号； 四级与非门都分别由PMOS晶体管和NMOS晶体管连接形成，所述第二级与非门和所述 第三级与非门的PMOS晶体管的沟道宽长比相等、NMOS管的沟道宽长比也相等； 所述第一级与非门的PMOS晶体管的沟道宽长比为所述第二级与非门的PMOS晶体管的 沟道宽长比的N倍，所述第一级与非门的NMOS晶体管的沟道宽长比为所述第二级与非门的 NMOS晶体管的沟道宽长比的N倍，N为大于1的值； 所述第二级与非门的PMOS晶体管的沟道宽长比为所述第四级与非门的PMOS晶体管的 沟道宽长比的Μ倍，所述第二级与非门的NMOS晶体管的沟道宽长比为所述第四级与非门的 NMOS晶体管的沟道宽长比的Μ倍，Μ为大于1的值； 根据所述锁相环的工作频率的大小确定Μ和Ν值的大小，当所述锁相环的工作频率提 高时，Ν和Μ值相应提高，通过提高Ν值使所述相位比较器的电流增加、通过提高Μ值使所 述相位比较器的寄生电容减少；Μ和Ν的设置标准为要求使得所述相位比较器的输出信号 中的误差电压到达高电平的水平，所述误差电压为所述第一输入信号和所述第二输入信号 之间下降沿的之间的相位差所产生的相位比较电压。
2. 如权利要求1所述的用于锁相环的相位比较器，其特征在于：所述四级与非门都分 别由如下电路结构组成： 第一 PMOS管和第二PMOS管，所述第一 PMOS管和所述第二PMOS管的源极都接电源电 压； 第一 NMOS管和第二NMOS管，所述第一 PMOS管、所述第二PMOS管和所述第一 NMOS管 的漏极连接在一起，所述第一 NMOS管的源极接所述第二NMOS管的漏极，所述第二NMOS管 的源极接地； 所述第一 PMOS管和所述第一 NMOS管的栅极连接在一起并作为第一输入端，所述第二 PMOS管和所述第二NMOS管的栅极连接在一起并作为第二输入端。
3. 如权利要求1或2所述的用于锁相环的相位比较器，其特征在于：所述锁相环的工 作频率为GHZ以上。
4. 如权利要求1或2所述的用于锁相环的相位比较器，其特征在于：N为8, Μ为4。
5. 如权利要求4所述的用于锁相环的相位比较器，其特征在于：所述第一级与非门的 PMOS晶体管的沟道宽度为40微米、沟道长度为300纳米，NMOS晶体管的沟道宽度为20微 米、沟道长度为350纳米；所述第二级与非门的PMOS晶体管的沟道宽度为5微米、沟道长度 为300纳米，NMOS晶体管的沟道宽度为2. 5微米、沟道长度为350纳米；所述第三级与非门 的PMOS晶体管的沟道宽度为5微米、沟道长度为300纳米，NMOS晶体管的沟道宽度为2. 5 微米、沟道长度为350纳米；所述第四级与非门的PMOS晶体管的沟道宽度为1. 25微米、沟 道长度为300纳米，NMOS晶体管的沟道宽度为625纳米、沟道长度为350纳米。
6.如权利要求4所述的用于锁相环的相位比较器，其特征在于：所述锁相环的工作频 率为GHZ以上。
【文档编号】H03L7/085GK104113328SQ201310140606
【公开日】2014年10月22日 申请日期:2013年4月22日 优先权日:2013年4月22日
【发明者】朱红卫, 王旭, 杨光华 申请人:上海华虹宏力半导体制造有限公司