专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及半导体集成电路，特别涉及具备了能施加电源电压以上的 正的高电压或接地电压以下的负的高电压的高电压施加端子的半导体集 成电路。
背景技术：
以往，在微计算机等的半导体集成电路中设置有高电压施加端子，该
高电压施加端子可施加比其电源电压高的高电压。图5是具备了那样的高 电压施加端子的半导体集成电路的电路图。当半导体集成电路的电源电压 VDD为5V时，在此高电压施加端子50上可施加0V 12V的输入电压。 高电压施加端子50通过输入电阻51连接CMOS反相器(inverter) 52 (输 入缓冲器)。CMOS反相器52由P沟道型MOS晶体管(以下称为PMOS) (Tl)和N沟道MOS晶体管(以下称为NMOS) (T2)构成，在这些晶 体管的栅极上施加来自高电压施加端子50的输入电压。另外，高电压施 加端子50上连接由NMOS (T3)组成的高耐压输出晶体管53。即使在采 用高耐压输出晶体管53的情况下，在高电压施加端子50上也会出现0V 12V的电压。
而且，为了承受上述高电压，CMOS反相器52的PMOS(Tl)和NMOS (T2)的栅极耐压被设定为12V以上，输出晶体管53的NMOS (T3)的 漏极耐压被设定为12V以上。
为了确保PMOS (Tl)和NMOS (T2)的栅极耐压，栅极绝缘膜要形 成得比VDD系列(VDD=5V)的MOS晶体管厚。然而，当栅极绝缘膜 变厚时，阈值电压Vt上升，电源电压VDD低时的CMOS反相器52的输 入电压的余量裕度变小。
于是，为了降低PMOS (Tl)、 NMOS (T2)的Vt，追加了阈值调整
用的离子注入工序。
关于半导体集成电路的输入输出电路记载在专利文献1、 2中。特开平9一93U5号公报 [专利文献2]特开平9—172146号公报
然而，为了降低PMOS (Tl)、 NMOS (T2)的Vt，如果追加阈值调 整用的离子注入工序，存在制造工时增加、制造成本也增加的问题。
发明内容
本发明的半导体集成电路正是鉴于上述课题而提出的，其特征在于， 具备高电压施加端子，其被施加电源电压以上的正的高电压；传输门 (transfer gate),其输入端与上述高电压施加端子连接，并且在栅极施加 电源电压，由能承受上述高电压的高耐压的N沟道型MOS晶体管组成； 输入缓冲器，其包括将栅极与上述传输门的输出端连接的MOS晶体管； 和上拉电阻，其与上述传输门的输出端连接，将输出端偏置成电源电压。
通过本发明的半导体集成电路，即使在高电压施加端子上施加高电 压，其高电压也会通过传输门下降，在输入缓冲器的MOS晶体管的栅极 上没有被施加高电压。由此，可以不必加厚地形成输入缓冲器的MOS晶 体管的栅极绝缘膜，所以能够省略阈值调整用的离子注入工序，并且不增 加制造工时、制造成本。 (发明效果)
通过本发明的半导体集成电路，能够设置高电压施加端子而不使制造 工时、制造成本增加。
图1是由本发明的第1实施方式组成的半导体集成电路的电路图。 图2是由本发明的第1实施方式组成的半导体集成电路的输入输出特 性图。
图3是由本发明的第2实施方式组成的半导体集成电路的电路图。 图4是由本发明的第2实施方式组成的半导体集成电路的输入输出特 性图。
图5是现有例的半导体集成电路的电路图。
图中50—高电压施加端子；51—输入电阻；52—CMOS反相器；53、
58—输出晶体管；54、 56—传输门；55—上拉电阻；57—下拉电阻；Tl、 T5、 T6—PMOS; T2、 T3、 T4—NMOS。
具体实施例方式
下面，参照附图，对由本发明的实施方式构成的半导体集成电路进行 说明。
(第l实施方式)
图1是本发明的第1实施方式组成的半导体集成电路的电路图。对于 与图5的半导体集成电路相同的构成部分，附以同一符号，省略其说明。
此电路的特征是在图5的电路上设置了由高耐压的NMOS (T4)组成 的传输门54和上拉电阻55这一点。传输门54的输入端连接在高电压施 加端子50上，传输门54的输出端通过输入电阻51连接在CMOS反相器 52上。CMOS反相器52的阈值多被设定为0.5VDD左右。上拉电阻55 的一端连接传输门54的输出端，上拉电阻55的另一端上施加电源电压 VDD (5V)。还有，也可设置上拉的晶体管来代替上拉电阻55，。
当高电压施加端子50上施加VDD以上的高电压VX时，传输门54 的输出端变为VDD—Vtl，(无上拉电阻55时)。Vtl，是施加反向栅极偏压 (back gate bias)状态下的传输门54的阈值。在此例中，由于传输门54 的反向栅极被设定为接地电压VSS (=0V)，所以反向栅极偏压等于高电 压VX。也就是说，传输门54使输入的高电压VX (VX>VDD)下降到 VDD—VU，。上拉电阻55使传输门54的输出端的电压偏置成VDD，使 通过传输门54下降的输出端的电压上升到大约VDD。
另一方面，当高电压施加端子50上施加L电平的低电压例如施加0V 时，如果上拉电阻55的电阻值为RU、传输门54的电阻值为RT，则传输 门54的输出端的电压用下式表示。
传输门54的输出端的电压二RT VDD/ (RU+RT)
这里，如果RU》RT，传输门54的输出端的电压变为^0V，能够消 除上拉电阻55对传输门54的输出端的电压的影响。
输入电压(=施加在高电压施加端子50上的电压)和传输门54的输 出电压(二CMOS反相器52的输入电压)的关系如图2所示。由此很明 显，CMOS反相器52上只施加0V VDD范围的电压。因此，由于CMOS 反相器52的PMOS (Tl)、 NMOS (T2)的栅极绝缘膜可形成与VDD系 列的MOS晶体管相同的厚度，所以那些阈值电压不会变高。因此，能够 省略阈值调整用的离子注入工序，消除制造工时、制造成本的增加。
还有，本实施方式的半导体集成电路具备输入输出功能，但也可不设 置输出晶体管53，只具备输入功能。 [第2实施方式〗
图3是由本发明的第2实施方式组成的半导体集成电路的电路图。与 第1实施方式的不同点有高电压施加端子50上被施加接地电压VSS(二 0V)以下的高电压、传输门56由高耐压的PMOS (T6)组成、设置下拉 电阻57来代替上拉电阻55、输出晶体管58由高耐压PMOS (T5)组成。 在高耐压的PMOS (T6)的栅极上施加接地电压VSS。
当在高电压施加端子50上施加VSS以下的高电压VY时，传输门56 的输出端变为Vt2'(无下拉电阻57时)。Vt2'是施加反向栅极偏压状态下 的传输门56的阈值。在此例中，传输门56的反向栅极被设定为电源电压 VDD (二0V)，所以反向栅极偏压等于VDD。也就是说，传输门56使输 入的高电压VY (VX<VSS)上升到Vt2'。下拉电阻57使传输门56的输 出端的电压偏置成VSS，使通过传输门56上升的输出端的电压下降到大 约VSSo
另一方面，当高电压施加端子50上施加H电平的电压、例如施加VDD 时，如果下拉电阻57的电阻值为RD、传输门56的电阻值为RT，则传输 门56的输出端的电压用下式表示。
传输门56的输出端的电压二RD VDD/ (RT+RD)
这里，如果RD》RT，则传输门56的输出端的电压变为—VDD，能 够消除下拉电阻57对传输门56的输出端的电压的影响。
输入电压(=施加在高电压施加端子50上的电压)和传输门56的输 出电压(二CMOS反相器52的输入电压)的关系如图4所示。由此明确， CMOS反相器52上只施加了 0V VDD范围的电压。因此，由于CMOS
反相器52的PMOS (Tl)、 NMOS (T2)的栅极绝缘膜可形成与VDD系 列的MOS晶体管相同的厚度，所以不会使那些阈值电压变高。因此，能 够省略阈值调整用的离子注入工序，消除制造工时、制造成本的增加。
还有，本实施方式的半导体集成电路具备输入输出功能，但也可不设 置输出晶体管58，只具备输入功能。
权利要求
1、一种半导体集成电路，其特征在于，具备高电压施加端子，其被施加电源电压以上的正的高电压；传输门，其输入端与上述高电压施加端子连接，并且在栅极施加电源电压，由能承受上述高电压的高耐压的N沟道型MOS晶体管组成；输入缓冲器，其包括将栅极与上述传输门的输出端连接的MOS晶体管；和上拉元件，其与上述传输门的输出端连接，将输出端偏置成电源电压。
2、 根据权利要求1所述的半导体集成电路，其特征在于， 具备输出晶体管，其与上述高电压施加端子连接，由能承受上述高电压的高耐压的N沟道型MOS晶体管组成。
3、 一种半导体集成电路，其特征在于，具备 高电压施加端子，其被施加接地电压以下的负的高电压；传输门，其输入端与上述高电压施加端子连接，并且在栅极施加接地 电压，由能承受上述高电压的高耐压的P沟道型MOS晶体管组成；输入缓冲器，其包括将栅极与上述传输门的输出端连接的MOS晶体 管；和下拉元件，其与上述传输门的输出端连接，将输出端偏置成接地电压。
4、 根据权利要求3所述的半导体集成电路，其特征在于， 具备输出晶体管，其与上述高电压施加端子连接，由能承受上述高电压的高耐压的P沟道型MOS晶体管组成。
全文摘要
本发明提供一种半导体集成电路，设置由高耐压的NMOS(T4)组成的传输门(54)和上拉电阻(55)。传输门(54)的输入端与高电压施加端子(50)连接，传输门(54)的输出端通过输入电阻(51)与CMOS反相器(52)连接。上拉电阻(55)的一端连接传输门(54)的输出端，上拉电阻(55)的另一端被施加电源电压VDD(5V)。传输门(54)使输入的高电压VX(VX＞VDD)下降到VDD-Vt1’。上拉电阻(55)使传输门(54)的输出端的电压偏置成VDD，使通过传输门(54)下降的输出端的电压上升到大约VDD。从而，在半导体集成电路中设置高电压施加端子而不会使制造工时、制造成本增加。
文档编号H03K19/003GK101192824SQ20071019402
公开日2008年6月4日 申请日期2007年11月26日 优先权日2006年11月30日
发明者高桥秀一 申请人:三洋电机株式会社;三洋半导体株式会社