专利名称：一种降低带内相位噪声的锁相环及其相应的工作方法
技术领域：
本发明属于通信技术领域，尤其涉及一种具有双边沿触发的鉴频鉴相器的锁相环，用于降低锁相环的带内相位噪声。
背景技术：
随着集成电路工艺的高速发展，锁相环(Phase locked loop, PLL)电路的集成化程度也越来越高，广泛使用在电子和通信系统中，用来进行时钟和数据恢复，频率合成，微处理器中的时钟同步，以及其他许多应用。通用的PLL电路结构如图I所示，由依次连接的鉴频鉴相器(PFD)，电荷泵(CP)，环路滤波器(LPF)，压控振荡器(VCO)和连接在鉴频鉴相器输入端和压控振荡器输出端之间的分频器(Frequency divider)构成。系统的工作过程如下鉴频鉴相器检测参考时钟 (CLK)和分频器的输出的反馈时钟DIV之间的频率相位差，产生上升(UP)或下降(DN)脉冲并送入电荷泵，控制电荷泵充电或放电电流到具有低通特性的环路滤波器，环路滤波器滤掉电流脉冲中的高频部分，产生压控振荡器的控制电压，压控振荡器根据控制电压的变化改变其输出时钟的频率和相位，并把结果送入分频器，分频器对输出时钟进行分频，产生反馈时钟，并将反馈时钟送入鉴频鉴相器输入端。通用的锁相环中的鉴频鉴相器为单边沿触发型的鉴频鉴相器，例如上升沿触发型的鉴频鉴相器或下降沿触发型的鉴频鉴相器，以上升沿触发型的鉴频鉴相器为例，即该类型的鉴频鉴相器是在参考时钟为上升沿时刻对参考时钟与反馈时钟之间的相位和频率进行比较，如图2所示，如有相位误差，PLL可以通过输出的相位误差调整压控振荡器的输出频率，使其锁定参考时钟的频率，直到两者同步。需要指出的是，锁相环中的模块除了不可避免的存在输入信号噪声外，其各模块内部存在的噪声也都会在锁相环的输出引起相位噪声，进而影响整个锁相环的锁相功能。随着集成工艺特征尺寸降低，系统频率提高，相位噪声成为制约锁相环应用的主要因素之一，因此，对其相位噪声提出了越来越高的要求，有必要降低锁相环系统中的相位噪声，然而，如何减小相位噪声是现代电子系统中一个回避不了的问题。
发明内容
本发明的目的是提供一种降低带内相位噪声的锁相环，用于降低锁相环的带内相
位噪声。为解决上述问题，本发明提供了一种降低带内相位噪声的锁相环，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器，所述鉴频鉴相器的两个输入分别接参考时钟和所述分频器输出的反馈时钟，所述鉴频鉴相器的输出接电荷泵，所述电荷泵的输出接所述环路滤波器的输入，所述环路滤波器的输出接压控振荡器的输入，压控振荡器的输出信号一路直接输出，一路接所述分频器的输入，其特征在于，所述鉴频鉴相器为双边沿触发的鉴频鉴相器，用于在参考时钟的上升沿和下降沿都与反馈时钟作比较，在锁定状态下，反馈时钟的频率为参考时钟的两倍。进一步的，所述双边沿触发的鉴频鉴相器包括第一 D触发器，第二 D触发器，第三D触发器，延迟模块，与门、反相器和选通器，其连接关系为所述的第一至第三D触发器的输入端共接一电源，第一 D触发器的脉冲端接反馈时钟，第二 D触发器的脉冲端接参考时钟，第三D触发器的脉冲端接反相器的输出，反向器的输入端接参考时钟，第一 D触发器的输出端输出下降脉冲，第二 D触发器和第三D触发器的输出端接选通器，所述选通器的输出端输出上升脉冲，其选通信号接参考时钟，所述下降脉冲和上升脉冲接与门，所述与门的输出接延迟模块，所述延迟模块的输出接所述的第一至第三D触发器的复位端。进一步的，所述双边沿触发的鉴频鉴相器，对一时钟输入是双边沿触发，对另一时钟输入是单边沿触发。进一步的，所述鉴频鉴相器的所述双边沿触发输入端接所述锁相环的参考时钟，所述鉴频鉴相器的所述单边沿触发输入端接所述锁相环的反馈时钟。进一步的，所述锁相环在锁定过程中，在所述参考时钟的每个上升沿和下降沿都 将产生上升或下降信号，在所述反馈时钟的每个上升沿或者下降沿都将产生下降或上升信号，进而调整所述压控振荡器的振荡频率。进一步的，所述锁相环在锁定状态下，所述分频器的分频比为所述锁相环在使用单边沿触发鉴频鉴相器时的二分之一。进一步的，使用双边沿触发的锁相环比使用单边沿触发的锁相环的带内噪声降低6分贝。为了达到上述目的，本发明还提供一种降低带内相位噪声的锁相环的工作方法，鉴频鉴相器比较参考时钟和反馈时钟之间的频率相位差，当参考时钟的上升沿和下降沿到来时，上升脉冲输出均为高电平，当反馈时钟的上升沿到来时，下降脉冲输出为高电平；产生的高电平的上升脉冲和下降脉冲一路送入电荷泵，控制电荷泵充电或放电电流到具有低通特性的环路滤波器，环路滤波器滤掉电流脉冲中的高频部分，产生压控振荡器的控制电压，压控振荡器根据控制电压的变化改变其输出时钟的频率和相位，并把结果送入分频器，分频器对输出时钟进行分频，产生反馈时钟，并将反馈时钟送入鉴频鉴相器输入端；产生的高电平的上升脉冲和下降脉冲经另一路共同作用使上升脉冲和下降脉冲复位为低电平。由上述技术方案可见，与传统通用的单边沿触发型的鉴频鉴相器的锁相环相比，本发明提供的一种降低带内相位噪声的锁相环可以同时在上升沿和下降沿触发的鉴频鉴相器对参考时钟和分频器的反馈时钟之间的频率相位差进行比较，使鉴频鉴相器输出的上升脉冲和下降脉冲出现的频率倍增，随之判断相位误差的频率也倍增，进而使分频器输出的反馈时钟的频率变为参考时钟的两倍，从而在相同的参考时钟频率下，使分频器的分频系数降低了两倍，从而可以达到降低锁相环的带内相位噪声。
图I为现有技术中锁相环的电路结构示意图；图2是图I之鉴频鉴相器输入与输出的波形示意图；图3是本发明一种降低带内相位噪声的锁相环的电路结构示意图；图4是图3之双边沿触发的鉴频鉴相器的电路结构示意图5是图3之鉴频鉴相器输入与输出的波形示意图；图6是图3之参考时钟的输出相位噪声；图7是图3之分频器的输出相位噪声；图8是图3之电荷泵的输出相位噪声；图9是图3之降低带内相位噪声的锁相环的输出相位噪声。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以 很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。下面以图3所示的电路结构示意图为例，结合附图4至8，对本发明提供的一种降低带内相位噪声的锁相环进行详细描述PLL的电路结构如图3所示，双边沿触发的鉴频鉴相器的两个输入分别接参考时钟(CLK) 6和分频器5输出的反馈时钟DIV，所示双边沿触发的鉴频鉴相器I的输出分别输出上升脉冲UP和下降脉冲DN，且所述的上升脉冲UP和下降脉冲DN接电荷泵2的输入，所述电荷泵2的输出接环路滤波器3的输入，所述环路滤波器3的输出接压控振荡器4的输入，所述压控振荡器4的输出信号fout —路直接输出，一路将输出信号fout接所述分频器5的输入。具体的，所示双边沿触发的鉴频鉴相器的电路结构如图4所示，第一 D触发器Dl的输入端D、第二 D触发器D2的输入端D和第三D触发器的输入端D共接一电源VDD,第一D触发器Dl的脉冲端接反馈时钟DIV，第二 D触发器D2的脉冲端接参考时钟CLK，第三D触发器的脉冲端接反相器10的输出，反相器10的输入为参考时钟CLK，第一 D触发器Dl的输出端Q输出下降脉冲DN，第二 D触发器D2的输出端Q和第三D触发器D3的输出端Q分别接选通器(MUX) 14的输入端a和b，所述选通器14的输出端输出上升脉冲UP，其选通信号S接参考时钟CLk，所述下降脉冲DN和上升脉冲UP接与门11，所述与门11的输出接延迟模块12的输入，所述延迟模块12的输出分别接所述第一 D触发器D1、第二 D触发器D2和第三D触发器D3的复位端RST。假定VDD = I为高电平，当所述选通器的选通信号S=I时，其输出为上升脉冲UP=b ;当所述选通器的选通信号S=O时,其输出为上升脉冲UP=a。如图4所示，当参考时钟CLK上升沿到来时，第二 D触发器D2的输出端Q输出1，即b=l，此时，由于S=CLK=I,所以UP=b=l ;当参考时钟CLK下降沿到来时，第一 D触发器Dl的输出端Q输出1，即a=l，此时，由于S=CLK=O,所以UP=a=l。因此，当参考时钟CLK的上升沿和下降沿到来时，UP都将输出I，所以，所述鉴频鉴相器pro对参考时钟CLK的上升沿和下降沿都敏感，使得相位误差的判断不仅可以在参考时钟CLK的上升沿触发下进行，也可以在参考时钟的下降沿触发下进行。而每个反馈时钟Div的上升沿到来时，下降脉冲DN=1，此时，上升脉冲UP与下降脉冲DN经过与门11相与，经过延迟模块12后产生复位信号RESET，将所有D触发器的输出都复位为低电平，假定低电平为O。由此可见，所述上升脉冲UP和下降脉冲DN —路送入电荷泵2，一路接入与门11进行作用。最后PLL环路锁定后的参考时钟CLK，反馈时钟DIV，上升脉冲UP和下降脉冲DN的波形就如图5中所示，上升脉冲UP和下降脉冲DN的频率倍增，且反馈时钟的频率为参考时钟CLK的两倍。相位误差会在PLL内部的各个模块中累积传递，最后在锁相环PLL的输出引起相位噪声。为此，本发明提供的降低带内相位噪声的锁相环能降低带内相位噪声性能的具体原理分析如下。
以下分别为各个模块的噪声传递函数参考时钟CLK和分频器5的噪声传递函数为
/ 、
-5 S .
-- + I
Hd (s) = N·-^—I-
(J2 + IgmnS + ωη21 (― +1)
(I)其中，N为分频器的分频比，ωη为闭环本征频率，ζ为阻尼系数，(^为零点，ωρ3为闭环高频极点。鉴频鉴相器I和电荷泵2的噪声传递函数
{ \
2 汶 I
…、N J
Hi (s)=-----
Kip (s2+2 ω^ + ωη2 )(-+1)
(2)其中，Kep是鉴频鉴相器I和电荷泵2的增益，Kep = Iep/2pi，Iep为电荷泵2的充放电电流，其它参数详见公式(I)。环路滤波器3的噪声传递函数
/ \
-> s ,
(J)n S--h I
⑴=辱+1)___
Κψ (s2 + 2gmns + mn2)(^- + l)
^(3)其中，C1为环路滤波器3中的环路滤波电容，b为环路滤波器3中的环路滤波电容与旁路电容的比值，ωρ为开环极点，cop = (b+l) ωζ，其它参数详见公式(I)和(2)。压控振荡器4的噪声传递函数
权利要求
1.一种降低带内相位噪声的锁相环，其特征在于，包括 鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器，所述鉴频鉴相器的两个输入分别接参考时钟和所述分频器输出的反馈时钟，所述鉴频鉴相器的输出接电荷泵，所述电荷泵的输出接所述环路滤波器的输入，所述环路滤波器的输出接压控振荡器的输入，压控振荡器的输出信号一路直接输出，一路接所述分频器的输入，其特征在于，所述鉴频鉴相器为双边沿触发的鉴频鉴相器，用于在参考时钟的上升沿和下降沿都与反馈时钟作比较，在锁定状态下，反馈时钟的频率为参考时钟的两倍。
2.根据权利要求I所述的降低带内相位噪声的锁相环，其特征在于，所述双边沿触发的鉴频鉴相器包括 第一 D触发器，第二 D触发器，第三D触发器，延迟模块，与门、反相器和选通器，其连接关系为 所述的第一至第三D触发器的输入端共接一电源，第一 D触发器的脉冲端接反馈时钟，第二 D触发器的脉冲端接参考时钟，第三D触发器的脉冲端接反相器的输出，反向器的输入端接参考时钟，第一 D触发器的输出端输出下降脉冲,第二 D触发器和第三D触发器的输出端接选通器，所述选通器的输出端输出上升脉冲，其选通信号接参考时钟，所述下降脉冲和上升脉冲接与门，所述与门的输出接延迟模块，所述延迟模块的输出接所述的第一至第三D触发器的复位端。
3.根据权利要求2所述的降低带内相位噪声的锁相环，其特征在于所述双边沿触发的鉴频鉴相器，对一时钟输入是双边沿触发，对另一时钟输入是单边沿触发。
4.根据权利要求3所述的降低带内相位噪声的锁相环，其特征在于所述鉴频鉴相器的所述双边沿触发输入端接所述锁相环的参考时钟，所述鉴频鉴相器的所述单边沿触发输入端接所述锁相环的反馈时钟。
5.根据权利要求I所述的降低带内相位噪声的锁相环，其特征在于所述锁相环在锁定过程中，在所述参考时钟的每个上升沿和下降沿都将产生上升或下降信号，在所述反馈时钟的每个上升沿或者下降沿都将产生下降或上升信号，进而调整所述压控振荡器的振荡频率。
6.根据权利要求I所述的降低带内相位噪声的锁相环，其特征在于所述锁相环在锁定状态下，所述分频器的分频比为所述锁相环在使用单边沿触发鉴频鉴相器时的二分之一。
7.根据权利要求I所述的降低带内相位噪声的锁相环，其特征在于使用双边沿触发的锁相环比使用单边沿触发的锁相环的带内噪声降低6分贝。
8.—种如权利要求I的降低带内相位噪声的锁相环的工作方法，其特征在于鉴频鉴相器比较参考时钟和反馈时钟之间的频率相位差，当参考时钟的上升沿和下降沿到来时，上升脉冲输出均为高电平，当反馈时钟的上升沿到来时，下降脉冲输出为高电平；产生的高电平的上升脉冲和下降脉冲一路送入电荷泵，控制电荷泵充电或放电电流到具有低通特性的环路滤波器，环路滤波器滤掉电流脉冲中的高频部分，产生压控振荡器的控制电压，压控振荡器根据控制电压的变化改变其输出时钟的频率和相位，并把结果送入分频器，分频器对输出时钟进行分频，产生反馈时钟，并将反馈时钟送入鉴频鉴相器输入端；产生的高电平的上升脉冲和下降脉冲经另一路共同作用使上升脉冲和下降脉冲复位为低电平。
全文摘要
本发明提出一种降低带内相位噪声的锁相环，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器，鉴频鉴相器的两个输入分别接参考时钟和分频器输出的反馈时钟，鉴频鉴相器的输出接电荷泵，电荷泵的输出接环路滤波器的输入，环路滤波器的输出接压控振荡器的输入，压控振荡器的输出信号一路直接输出，一路接分频器的输入，其特征在于，鉴频鉴相器为双边沿触发的鉴频鉴相器，用于在参考时钟的上升沿和下降沿都与反馈时钟作比较，在锁定状态下，反馈时钟的频率将为参考时钟的两倍。本发明提供的锁相环，使反馈时钟的频率变为参考时钟的两倍，从而在相同的参考时钟频率下，使分频器的分频比降低了两倍，进而可降低锁相环的带内相位噪声。
文档编号H03L7/18GK102684686SQ20121014294
公开日2012年9月19日 申请日期2012年5月9日 优先权日2012年5月9日
发明者陈丹凤 申请人:上海宏力半导体制造有限公司