技术编号：7512186
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本发明涉及时钟缓冲器，特别涉及零延迟锁相环(PLL)时钟 缓冲器。背景技术大型数字电子系统有许多必须相互进行通信的电路模块。通过 使用同步数据传输的时钟，可以便于进行通信。大型系统可能要求许多时 钟信号，其被应用到大负载。在时钟产生期间，这些时钟经常是相互同步的。较高的运行速度要求这些时钟是精准的。锁相环(PLL)被用来接收一个外部时钟，并清除任何抖动或 其它信号失真。在一个PLL里，输入时钟与由PLL产生的反馈时钟进行 比较，而反馈时钟是由PLL改变以匹...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。
该类技术注重原理思路，无完整电路图，适合研究学习。