专利名称：具有在锁相环输入和反馈差分时钟的共模均衡器的零延迟缓冲器的制作方法
技术领域：
本发明涉及时钟缓冲器，特别涉及零延迟锁相环(PLL)时钟 缓冲器。
背景技术：
大型数字电子系统有许多必须相互进行通信的电路模块。通过 使用同步数据传输的时钟，可以便于进行通信。大型系统可能要求许多时 钟信号，其被应用到大负载。在时钟产生期间，这些时钟经常是相互同步
的。较高的运行速度要求这些时钟是精准的。锁相环(PLL)被用来接收一个外部时钟，并清除任何抖动或 其它信号失真。在一个PLL里，输入时钟与由PLL产生的反馈时钟进行 比较，而反馈时钟是由PLL改变以匹配输入时钟的相位和频率。 —种使用PLL的时钟发生器被称为零延迟缓冲器。许多时钟 是由一个输入时钟产生。PLL被用来将一个反馈时钟匹配到输入时钟，使 得反馈时钟匹配输入时钟的相位和频率。设计输入时钟缓冲器以将基准时 钟的缓冲匹配到产生的多个输出时钟。PLL确保输出时钟的相位匹配输入 时钟相位。尽管通过PLL的延迟和缓冲是非零的，延迟被PLL调整到一 个确切时钟周期。因此，延迟看上去是零，因为相位匹配以及延迟正好是 一个时钟周期。，输出时钟和输入时钟之间的相位偏斜被零延迟时钟发生器 的PLL推动到零。当系统速度较慢时，可以在单个物理线(physical wire)或轨 迹上运行的单端时钟是常见的。但是，目前的现代系统都是强烈地快速运 行，并且单端时钟有太多信号失真，这会破坏系统运行。在噪声环境里外 部源的干扰，如电磁干扰，可以被耦合到单端时钟内。
差分时钟是在两个物理线或轨迹上运行。时钟是由在两个物理 线上的电压差表示。任何外部干扰往往是平等地耦合到差分时钟的两个物 理线上，因此干扰往往被抵消。差分时钟可以使用相当小的电压摆动，因 为差分接收器是很敏感的。较小的电压摆动会降低信号噪声和失真，从而 产生更准确的时钟。期望有一个零延迟时钟发生器的差分时钟。零延迟时钟发生器 是令人期待的，其能够克服在差分信号内固有的问题，如共模漂移 (common-mode drift )。
图1是一个使用差分时钟的零延迟时钟发生器的模块图，强调 其内的静态相位偏移问题；图2是一个具有共模均衡器的零延迟时钟发生器，以降低由差 分时钟的共模电压差所引起的相位偏移；图3显示一个被连接到差分输入缓冲器的共模感应和均衡器；图4是一个具有集成共模感应和均衡器的差分输入缓冲器的 电路示意图；图5是一个差分-单端(DTS)放大器的示意图；图6是一个DTS放大器内的延迟作为一个共模电压函数的曲 线图；图7是一个具有集成共模感应和均衡器的差分输入缓冲器的 BiCMOS实施例；图8是另一个利用均衡器内基准电压的共模感应和均衡器；
图9是另一个仅调整一个时钟的共模感应和均衡器。 发明详述本发明涉及差分零延迟时钟发生器的改进。以下描述使得本领 域有技术人员能够制作和使用如在特定实施例及其要求内提供的本发明。 本领域技术人员将熟悉对优选实施例的各种修改，并且在此所述的普通原 理可以适用于其它实施例。所以，本发明不受限于所示和所述的特定实施 例，而是符合与在此披露的原理和新颖特征一致的最广范围。发明人已经认识到能够利用一个零延迟时钟发生器来产生差 分时钟。但是，共模电压漂移是一个问题。载有差分时钟的两根物理线有 一个静态电压，其被称为共模电压。时钟信号是一个在共模电压周围有小 电压摆动的小交流信号。但是，由于千扰或其它原因，共模电压可以随着 时间漂移得更高或更低。这些共模漂移可以破坏零延迟时钟缓冲的运作。 发明人已经设计出电路来补偿这种共模漂移。图l是一个使用差分时钟的零延迟时钟发生器的模块图，强调 其内的静态相位偏移问题。 一个基准时钟REFCK是一个差分时钟，其被 输入到零延迟时钟发生器。输入时钟被差分缓冲12缓冲，产生第一输出时 钟CK0，接着被应用到差分-单端(DTS)转换器14，其产生一个单端信 号输入到相频检测器120。 —个反馈时钟RBCK是另一个差分时钟，其是由压控振荡器 (VCO) 122产生。反馈时钟FBCK被差分缓冲器16缓冲，并通过DTS 转换器被转换为一个单端信号，其也被输入到相频检测器120。相频检测器120比较基准和反馈时钟的频率和相位。当相频检 测器120检测到一个基准和反馈时钟之间的正相位差，则产生一个UP信 号。UP信号启动流出电流源(current source) 126以对电容器124进行充 电，使得感应电压VSEN上升。感应电压VSEN被输入到VC0 122，使得 其慢慢提高反馈时钟FBCK的频率。这种FBCK频率的上升使得反馈时钟 朝基准时钟的相位增进。
当相频检测器120检测到一个基准和反馈时钟之间的负相位差 时，则产生一个DN信号。DN信号启动流入电流源(currentsink) 128以 对电容器124进行放电，使得感应电压VSEN下降。感应电压VSEN被输 入到VCO 122，使其慢慢降低反馈时钟FBCK的频率。这种FBCK频率的 降低使得反馈时钟朝基准时钟的相位拖低和改变。当基准和反馈时钟的相位和频率相匹配时，既不产生UP也不 产生DN信号。时钟是同步的。这是稳态情况。在包括电阻器125的网络 内，电容器125的泄漏可能导致相位失配再次发生。为了补偿这种泄漏， 在相位比较之后，来自相频检测器120的UP或DN信号可以脉冲一个短 的时间周期。反馈时钟可以产生许多时钟。差分缓冲器20、 22、 24缓冲反 馈时钟FBCK以产生输出时钟CK1、 CK2、 ...、 CKN。差分缓冲器20、 22、 24相互仔细匹配，并匹配到差分缓冲器12、 16以最小化时钟之间的偏斜。但是， 一些失配仍然可能发生。通过差分缓冲器12和DTS转 换器14的基准时钟延迟Tl可能不匹配通过差分缓冲器16和DTS转换器 18的反馈时钟延迟T2。而且，流出电流源126的充电电流可能不匹配通 过流入电流源128的放电电流。这些失配可能导致静态相位偏移(SPO) 发生。SPO是不希望的，因为它导致系统内时钟之间的偏斜。发明人已经认识到，产生SPO的原因，是共模电压差。 一个差 分时钟的共模电压是中点电压，小幅摆动的时钟信号在其周围轮流摆动。由于基准时钟REFCK可以通过外部时钟驱动器产生，而反馈 时钟FBCK是通过VCO 122本地产生，REFCK和FBCK的共模电压可能 不同。REFCK的外部时钟驱动器的电源电压可以不同于内部电源电压，否 则会发生电路差别。再者，基准时钟可以穿过一个长电缆，外部干扰可能 会耦合到此两个物理信号线为 一个共模电压漂移。
当REFCK的共模电压不同于FBCK的共模电压时，差分缓冲 器12、 16可能有不同的延迟。而且，通过DTS转换器14、 18的延迟可能 依赖于共模电压。因此，基准和反馈时钟之间的共模电压差可能导致在延 迟T1、 T2上的更大变化，并增加一个不想要的相位偏移。图2是一个具有共模均衡器的零延迟时钟发生器，来降低由差 分时钟的共模电压差产生的相位偏移。PLL如之前图l所述运行。但是， 共模感应和均衡器110降低由基准和反馈时钟之间的共模电压差导致的延 迟T1、 T2上的差别。共模感应和均衡器110感应基准时钟REFCK的两个物理线的 共模电压，并同样感应反馈时钟FBCK的两个物理线的共模电压。共模电 压差被用来均衡驱动差分缓冲器12、 16以补偿共模差。共模感应和均衡器 110发送一个控制电压回到一个或两个差分缓冲器12、 16以调整其延迟。 这种延迟调整使得延迟T1、 T2比忽略共模电压时将会发生的情况更加接 近匹配。在基准和反馈时钟上共模电压差的不良影响，在相频检测器 120上进行相位比较之前就通过共模感应和均衡器110得到缓解。这样允 许输出时钟更接近匹配相位，从而具有较少的时钟偏斜。图3显示一个连接到差分输入缓冲器的共模感应和均衡器。时 钟缓冲器150、 152是差分缓冲器，如在图2内的差分缓冲器12、 16，而 共模感应器154、 156和共模均衡器160、 162实现了图2的共模感应和均 衡器IIO。基准时钟REFCK被应用到时钟缓冲器150的差分输入，其输 出第一差分时钟VCKXP1、 VCKXN1。反馈时钟FBCK被应用到时钟缓冲 器152的差分输入，其输出第二差分时钟VCKXP2、 VCKXN2。第一和第 二差分时钟随后被转换成单端时钟，并被输入到图2的相频检测器120。 因此，在相位检测之前，共模感应和均衡器是在差分时钟上运行。
时钟缓冲器150输出的第一差分时钟VCKXP1、 VCKXN1也 被应用到共模感应器154，其检测和产生第一共模电压CM1。时钟缓冲器 152输出的第二差分时钟VCKXP2、 VCKXN2也被应用到共模感应器156， 其检测和产生第二共模电压CM2。第一差分时钟的感应共模电压CM1， 以及第二差分时钟的感应共模电压CM2，都被输入到均衡器160、 162。均衡器160在其同相(+)输入上接收CM1，在其反相(-)输 入上接收CM2，并产生第一控制电压(VCTL1)作为CM1-CM2的差。均 衡器162在其同相(+)输入上接收CM2，在其反相(-)输入上接收CM1， 并产生第二控制电压(VCTL2)作为CM2-CM1的差。第一控制电压VCTL1被应用到第一时钟缓冲器150，而第二 控制电压VCTL2被应用到第二时钟缓冲器152。控制电压可以被使用作为 时钟缓冲器150、 152内的偏压，通过时钟缓冲器150、 152控制延迟。当基准时钟的共模电压高于反馈时钟的共模电压时，VCM1大 于VCM2。较高的VCM1使得第一均衡器160在其+输入上的电压高于在 其-输入上的电压，使得均衡器160提高其输出，第一控制电压VCTL1。 较高的VCTL1被应用到第一时钟缓冲器150。控制电压作为一个偏压被应 用到时钟缓冲器150内的一个n-通道晶体管流入电流源(current sink)。当 VCTL1上升时，较高的偏压增加第一时钟缓冲器150内的电流，而较高的 流入电流会降低第一时钟缓冲器150输出的共模电压。因此，较高的共模 电压在第一时钟缓冲器150上降下来。较高的VCM1也使得第二均衡器162在其+输入上的电压低于 在其-输入上的电压，使得均衡器162降低其输出，第二控制电压VCTL2。 较低的VCTL2被应用到第二时钟缓冲器152。控制电压作为一个偏压被应 用到在时钟缓冲器152内的一个n-通道晶体管流入电流源。当VCTL2下 降时，较低的偏压降低第二时钟缓冲器152内的电流，而通过流入电流源 (current sink)的较低电流量会提高第二时钟缓冲器152输出的共模电压, 因为流出电流源或上拉(pull-up)没有被偏压VCTL2改变。因此，较低的 共模电压在第二时钟缓冲器152上提高。
均衡器160、 162的推拉效应(push-pull effect)会迅速均衡两 个差分时钟的共模电压，因为两个时钟缓冲器150、 152是同时被调整的。图4是一个具有集成的共模感应和均衡器的差分输入缓冲器的 电路示意图。时钟缓冲器51、 71是差分缓冲器，如图3的时钟缓冲器150、 152,而且包括集成的共模感应器。基准时钟REFCK作为差分输入VCKP1、 VCKN1被应用到时 钟缓冲器51，其产生输出VCKXP1、 VCKXN1。反馈时钟FBCK作为差 分输入VCKP2、 VCKN2被应用到时钟缓冲器71，其输出第二差分时钟 VCKXP2、 VCKXN2。在时钟缓冲器51，正的时钟输入VCKPl被应用到n-通道晶体 管52、 54的栅极(gate),而负的时钟输入VCKN1被应用到n-通道晶体 管56、 58的栅极。晶体管52、 54、 56、 58的源极连接在一起，并被连接 到流入电流源61，其由VCTL1控制。偏压BIASP被应用到p-通道电流镜晶体管62、 64、 66、 68的 栅极，它们的漏极(drain)分别连接到n-通道晶体管52、 54、 56、 58的 漏极。晶体管52、 62的漏极是VCKXN1的输出节点，而晶体管58、 68 的漏极是VCKXP1的输出节点。晶体管54、 64的漏极被连接到电阻器26，而晶体管56、 66 的漏极被连接到电阻器27。电阻器26、 27的另一端被连接在一起作为感 应共模电压VCM1。当电阻器26、 27具有相同的电阻值时，在它们之间 的节点是两个漏极电压的平均值，其同样是共模电压。当差分输入VCKP1上升而VCKN1下降时，n-通道晶体管52、 54吸引更多电流，而n-通道晶体管56、 58吸引更少电流。晶体管52、 54 的漏极电压下降，而晶体管56、 58的漏极电压上升。差分输出VCKXN1 下降而VCKXP1上升。
在时钟缓冲器71上，正的时钟输入VCKP2被应用到n-通道晶 体管72、 74的栅极，而负的时钟输入VCKN2被应用到n-通道晶体管76、 78的栅极。晶体管72、 74、 76、 78的源极连接在一起，并被连接到流入 电流源81，其由VCTL2控制。偏压BIASP被应用到p-通道电流镜晶体管82、 84、 86、 88的 栅极，它们的漏极分别连接到n-通道晶体管72、 74、 76、 78的漏极。晶 体管72、 82的漏极是VCKXN2的输出节点，而晶体管78、 88的漏极是 VCKXP2的输出节点。晶体管74、 84的漏极被连接到电阻器28，而晶体管76、 86 的漏极被连接到电阻器29。电阻器28、 29的另一端被连接在一起作为感 应共模电压VCM2。当电阻器28、 29具有相同的电阻值时，在它们之间 的节点是两个漏极电压的平均值，其同样是共模电压。当差分输入VCKP2上升而VCKN2下降时，n-通道晶体管72、 74吸引更多电流，而n-通道晶体管76、 78吸引更少电流。晶体管72、 74 的漏极电压下降，而晶体管76、 78的漏极电压上升。差分输出VCKXN2 下降而VCKXP2上升。均衡器160在其同相(+)输入上接收VCM1，在其反相(-) 输入上接收VCM2，并产生第一控制电压VCTL1作为VCM1-VCM2的差。 均衡器162其同相(+)输入上接收VCM2，在其反相(-)输入上接收VCMl， 并产生第二控制电压VCTL2作为VCM2-VCM1的差。第一控制电压VCTL1被应用到第一流入电流源61，而第二控 制电压VCTL2被应用到第二电流源81。控制电压控制时钟缓冲器51、 71 的延迟和共模电压。当VCTL1上升时，第一流入电流源61增加电流流入 量，其降低晶体管52、 54、 56、 58的漏极电压，从而降低输出VCKXP1、 VCKXN1的共模电压。
当VCTL1下降时，第一流入电流源61减少电流流入量，其提 高晶体管52、 54、 56、 58的漏极电压，从而提高输出VCKXP1、 VCKXN1 的共模电压。类似地，VCTL2控制第二流入电流元81来调整输出VCKXP2 、 VCKXN2的共模电压。图5是一个差分-单端(DTS)放大器的示意图。差分输入V+、 V-分别被应用到n-通道晶体管30、 32的栅极，它们的源极连接在一起， 并被连接到n-通道电流镜晶体管38，有一偏NB被应用到其栅极。 n-通道晶体管30和p-通道晶体管44的漏极被连接在一起，并 被连接到p-通道晶体管42、 44的栅极。因此，通过p-通道晶体管44的电 流被镜像到p-通道晶体管42。流到p-通道晶体管42的电流也流经n-通道 晶体管34。由于n-通道晶体管34的栅极和漏极被连接在一起，并被连接 到n-通道晶体管36的栅极，穿过n-通道晶体管34的电流被镜像到n-通道 晶体管36，它的漏极被连接到单端输出VO。 n-通道晶体管32和p-通道晶体管46的漏极被连接在一起，并 被连接到p-通道晶体管46、 48的栅极。因此，通过p-通道晶体管46的电 流被镜像到p-通道晶体管48。流到到p-通道晶体管48的电流驱动输出VO，其是p-通道晶 体管48的漏极和n-通道晶体管36的漏极。输出VO既被p-通道晶体管48 上拉，又被n-通道晶体管38下拉。当V+上升高于V-时，n-通道晶体管30比n-通道晶体管32吸 引更多电流，使得n-通道晶体管30的漏极相对n-通道晶体管32的漏极下 降。流经p-通道晶体管42、 44的电流比流经p-通道晶体管46、 48的电流 更多，使得较少上拉电流(pull-up current)从p-通道晶体管48到输出VO， 从而拖低VO。再者，穿过p-通道晶体管42的较高电流也流经n-通道晶体 管34，其被镜像到n-通道晶体管36。穿过n-通道晶体管36的较高下拉电 流(pull-down current)使得VO更低。因此， 一个差分信号V+、 V-被转 换到一个单端信号VO。
DTS放大器102可以被用作为图2内的DTS转换器14、 18， 或者作为图3、 4、 7-9内的共模均衡器160、 162。如图5所示，DTS放大 器102是反相的，但可以通过交换V+、 V-变成同相的，用于图3、 4、 7-9。图6是一个DTS放大器的延迟与共模电压的函数曲线图。图5 的DTS放大器102具有如图6内所示的延迟曲线。当共模电压(V+-V-) 在2和5伏特之间时，DTS放大器102的延迟接近最小。但是，当共模电 压上升超过5伏特时，延迟迅速上升。再者，当共模电压低于2伏特时， 延迟大幅上升。因此，共模电压能够大幅影响延迟。如图3、 4所示，图2 的共模感应和均衡器110可以通过设置共模电压在2和5伏特之间来降低 由基准和反馈时钟的共模电压差引起的延迟变动。图7是一个具有集成的共模感应和均衡器的差分输入缓冲器的 BiCMOS实施例。在时钟缓冲器551内，NPN晶体管552、 554、 556、 558 替代图4的n-通道晶体管52、 54、 56、 58。同样，在时钟缓冲器571内， NPN晶体管572、 574、 576、 578换代图4的n-通道晶体管72、 74、 76、 78。再者，流入电流源61由n-通道晶体管561实现，而流入电流 源81由n-通道晶体管581实现。控制电压VCTL1驱动n-通道晶体管561 的栅极，而控制电压VCTL2驱动n-通道晶体管581的栅极。NPN晶体管各自有一个基极，其从时钟输入吸引一些电流，而 不是一个不吸引电流的栅极。但是，利用NPN晶体管，电流驱动可能更高。 否则，电路运作类似于图4所述的那样。图8是另一个共模感应和均衡器，其使用均衡器内的一个基准 电压。时钟缓冲器150、 152是差分缓冲器，如图2内的差分缓冲器12、 16,而共模感应器154、 156和共模均衡器160、 162是图2共模感应和均 衡器110的一个实施。电路运作如图3所示，除了到均衡器160、 162的反 相(-)输入是由基准电压VBEF驱动而不是由另一个共模感应器154、 156驱动。VREF是一个内部基准电压，其是共模电压的目标。共模电压感应器154仍然产生第一共模电压CM1。共模感应器 156仍然产生第二共模电压CM2。均衡器160在其同相(+)输入上接收CM1，在其反相(-)输 入上接收基准电压VREF，并产生第一控制电压VCTL1作为CM1-VREF 的差。均衡器162在其同相(+)输入上接收CM2，而在其反相(-)输入 上接收VREF，并产生第二控制电压VCTL2作为CM2-VREF的差。当缓冲的基准时钟的共模电压高于目标共模电压VREF时，较 高的VCM1使得第一均衡器160在其+输入上比在其-输入上有一个更高的 电压。这种正电压差导致均衡器160提高其输出，第一控制电压VCTL1。 较高的VCTL1被应用到第一时钟缓冲器150。控制电压可以作为一个偏压 被应用到在时钟缓冲器150内的一个n-通道晶体管流入电流源。当VCTL1 上升时，较高的偏压增加第一时钟缓冲器150内的电流，较高的流入电流 会降低第一时钟缓冲器150输出的共模电压。因此，较高的共模电压会在 第一时钟缓冲器150上下降。当缓冲的基准时钟的共模电压低于目标共模电压VREF时，较 低的VCM1使得第一均衡器160在其+输入上比在其-输入上有一个更低的 电压。这种负电压差导致均衡器160降低其输出，第一控制电压VCTL1。 较低的VCTL1被应用到第一时钟缓冲器150。控制电压可以作为一个偏压 被应用到在时钟缓冲器150内的一个n-通道晶体管流入电流源。当VCTL1 下降时，较低的偏压降低第一时钟缓冲器150内的电流，较低的流入电流 会提高第一时钟缓冲器150输出的共模电压。因此，较低的共模电压会在 第一时钟缓冲器150上提高，直到其达到目标VREF。调整第二差分时钟也是类似的。当被缓冲的反馈时钟的共模电 压高于目标共模电压VREF时，较高的VCM2使得第二均衡器162在其+ 输入上比在其-输入上有一个更高的电压。这种正电压差导致均衡器162提 高其输出，第二控制电压VCTL2。较高的VCTL2被应用到第二时钟缓冲器152。控制电压可以作为一个偏压被应用到在时钟缓冲器152内的一个 n-通道晶体管流入电流源。当VCTL2上升时，较高的偏压提高在第二时钟 缓冲器152内的电流，较高的流入电流会降低第二时钟缓冲器152输出的 共模电压。因此，较高的共模电压会在第二时钟缓冲器150上下降。当被缓冲的反馈时钟的共模电压低于目标共模电压VREF时， 较低的VCM2使得第二均衡器162在其+输入上比在其-输入上有一个更低 的电压。这种负电压差导致均衡器162降低其输出，第二控制电压VCTL2。 较低的VCTL2被应用到第二时钟缓冲器152。控制电压可以作为一个偏压 被应用到在时钟缓冲器152内的一个n-通道晶体管流入电流源。当VCTL2 下降时，较低的偏压降低第二时钟缓冲器152内的电流，较低的流入电流 会提高第二时钟缓冲器152输出的共模电压。因此，较低的共模电压会在 第二时钟缓冲器150上提高，直到其达到目标VREF。在此实施例里，基准和反馈时钟的均衡是各自独立的。基准时 钟的共模电压不调整反馈时钟的时钟缓冲器，反馈时钟的共模电压也不调 整基准时钟的时钟缓冲器。使用两个隔离的控制环， 一个对一个时钟。通过均衡器160，被缓冲的基准时钟的共模电压CM1仅与目标 共模电压VREF进行比较，而不需要考虑反馈时钟的共模电压。均衡器160 调整第一时钟缓冲器150的共模电压，直到共模电压匹配到目标。同样，通过均衡器162，被缓冲的反馈时钟的共模电压CM2 仅与目标共模电压VREF进行比较，而不需要考虑基准时钟的共模电压。 均衡器162调整第二时钟缓冲器152的共模电压，直到共模电压匹配到目 标。图9是另一个共模感应和均衡器，其仅调整一个时钟。时钟缓 冲器150、 152是差分缓冲器，如图2内的差分缓冲器12、 16，而共模感 应器154、156和共模均衡器162是图2共模感应和均衡器110的一个实施。电路运作如图3所示，除了仅使用一个均衡器。第一均衡器160被删除，而第一时钟缓冲器150的共模电压不被调整，但允许自由漂移。相反，第二均衡器162被用来调整被缓冲的反馈时钟的共模电 压，以匹配基准时钟的共模电压。当基准时钟的共模电压高于反馈时钟的共模电压时，VCM1大 于VCM2。较高的VCM1使得第二均衡器162在其+输入上比在其-输入上 有一个更低的电压，导致均衡器162降低其输出，第二控制电压VCTL2。 较低的VCTL2被应用到第二时钟缓冲器152。控制电压可以作为一个偏压 被应用到在时钟缓冲器152内的一个n-通道晶体管流入电流源。当VCTL2 下降时，较低的偏压减少第二时钟缓冲器152内的电流，而通过流入电流 源的较低电流量会提高第二时钟缓冲器152输出的共模电压，因为电流源 或上拉不受偏压VCTL2而变化。因此，较低的共模电压会在第二时钟缓 冲器152内提高，直到CM2匹配CM1。当基准时钟的共模电压低于反馈时钟的共模电压B寸，VCM1小 大于VCM2。较低的VCM1使得第二均衡器162在其+输入上比在其-输入 上有一个更高的电压，导致均衡器162提高其输出，第二控制电压VCTL2。 较高的VCTL2被应用到第二时钟缓冲器152。当VCTL2上升时，较高的偏压增加第二时钟缓冲器152内的 电流，而较高电流量会降低第二时钟缓冲器152输出的共模电压。因此， 较高的共模电压会在第二时钟缓冲器152内下降，直到CM2匹配CM1。由于在此实施例里仅有一个时钟缓冲器被调整，均衡可能需要 更多时间。但是，电路得以简化。仅可以使用第一均衡器160,而不是仅 使用第二均衡器162,并且调整第一时钟缓冲器150的被缓冲的基准时钟， 而不是被缓冲的反馈时钟。
可选实施例还有一些其它实施例受到发明人的关注。例如，可以在电路里 交换p-通道和n-通道晶体管。在不同节点可以添加额外组件，如电阻器、电容器、感应器、晶体管等，以及也可能出现寄生组件。利用在电路里各 个位置上的晶体管，可以实现启用和禁用电路。可以增加通门晶体管
(Pass-gate transistor)或4专输门(transmission gate)用于隔离。均衡器160、 162可以是差分-单端(DTS)转换器、差分放大 器、运算放大器、或其它检测器电路。单个电容器可以被用作为在VCO 输入上的滤波器，或者可以使用更复杂的R-C网络。偏压可以是外部产生， 并被输入到芯片，或者由一个分压器、 一个带隙基准电路、或另一个偏压 发生器电路产生。可以以各种方式实现时钟缓冲器、差分放大器和缓冲器 以及其它电路。可以增加反相或额外缓冲。在电路仿真或现场测试之后，可以 选择晶体管和电容器的最终尺寸。金属屏蔽(metal-mask)选项或其它可 编程组件可以被用来选择最终的电容器尺寸或最终的晶体管尺寸。各种组 件可以被集成或分离。例如，可以使用一个单端VCO，其驱动一个缓冲器 输出差分时钟的真实和互补信号。虽然已经描述了互补金属氧化物半导体(CMOS)晶体管，可 以用其它晶体管技术和变种可以来替换，也可以使用不同于硅的材料，如 砷化镓(GaAs)以及其它变种。虽然己经描述了正电流，但电流可以是负的或正的，在一些例 子里电子或空穴可以被看作载流子。当涉及相反极性的载流子时，充电和 放电可以互换。电流可能在相反方向上流动。发明背景部分可以包括有关本发明问题或环境的背景信息而 不是描述现有技术。因此，在发明背景里包括的材料不是申请人承认的现 有技术。在此所述的任何方法或过程是机器执行的或计算机执行的，且 要由机器、计算机或其它设备执行，但并不是仅由人而不需要机器协助执 行。产生的有形结果可能包括报告或在如计算机显示器、投影设备、音频产生设备、以及有关媒体设备的显示设备上的其它机器产生的显示，并且 可以包括也是机器产生的硬拷贝打印输出。其它机器的计算机控制是另外 一个有形结果。所述的任何优点和好处不可能适用于本发明的所有实施例。当 在一个权利要求元素内描述单词"装置(means)"。申请人希望权利要求 元素落在35 USC 112节第6段落以内。通常有一个或多个单词在单词"装 置"之前。在单词"装置"之前的这些单词是为了更容易引用权利要求要 素，并不是要传达一个结构限制。这种装置加功能的权利要求不仅覆盖了 用来执行该功能的在此所述结构及其结构等同物，而且包括等同的结构。 例如，尽管钉子和螺丝具有不同的结构，但它们是等同的结构，因为它们 都执行拴紧功能。没有使用单词"装置"的权利要求不是落在35USC112 节第6段落以下。信号通常是电子信号，但可能是光信号，如可以在一个 光纤线上载有的光信号。为了便于说明和描述，已经介绍了本发明前述实施例。这不是 穷尽的或限制本发明到披露的具体形式。依照以上教导，可能会有许多修 正或变种。可以预期的是，本发明范围不受详细描述的限制，而是由所附 权利要求来限制。
权利要求
1. 一种差分时钟发生器，包括一个基准时钟输入，用来接收一个基准时钟，其中基准时钟是一个差分时钟，由一个真实信号线载有的信号和由一个互补信号线载有的信号的差表示；第一差分时钟缓冲器，在真实输入和互补输入上接收基准时钟，第一差分时钟缓冲器感应真实输入和互补输入之间的电压差，并利用一个被缓冲的基准时钟驱动真实输出和互补输出；第一差分-单端(DTS)转换器，在真实输入上和互补输入上接收被缓冲的基准时钟，第一DTS转换器产生一个合并的基准时钟信号，作为真实输入和互补输入的差；第二差分时钟缓冲器，在真实输入和互补输入上接收一个反馈时钟，第二差分时钟缓冲器感应真实输入和互补输入之间的电压差，并利用被缓冲的反馈时钟驱动真实输出和互补输出；第二DTS转换器，在真实输入和互补输入上接收被缓冲的反馈时钟，第二DTS转换器产生一个合并的反馈时钟信号，作为真实输入和互补输入的差；一个相位检测器，具有第一输入，其从第一DTS转换器接收合并的基准时钟信号，并具有第二输入，其从第二DTS转换器接收合并的反馈时钟信号，相位检测器检测合并的基准时钟信号和合并的反馈时钟信号之间的相位差，并产生一个上信号(up signal)和一个下信号(down signal)以回应检测的相位差。一个感应电容器，用来存储电荷以产生感应电压；第一电荷泵(charge pump)，由来自相位检测器的上信号启动，用来对感应电容器进行充电；第二电荷泵，由来自相位检测器的下信号启动，用来对感应电容器进行放电；一个压控振荡器(VCO)，其从感应电容器接收感应电压，VCO产生具有一个频率的反馈时钟，该频率依赖于感应电压，其中VCO输出一个真实信号和一个互补信号给反馈时钟；一个输出差分时钟缓冲器，在真实输入上和互补输入上接收反馈时钟，输出差分时钟缓冲器感应真实输入和互补输入之间的电压差，并利用一个被缓冲的输出时钟驱动真实输出和互补输出；第一共模感应器，被连接到第一差分时钟缓冲器以感应来自第一差分时钟缓冲器的真实输出和互补输出的第一共模电压；第二共模感应器，被连接到第二差分时钟缓冲器以感应来自第二差分时钟缓冲器的真实输出和互补输出的第二共模电压；和第二均衡器，从第一共模感应器接收第一共模电压，并从第二共模感应器接收第二共模电压，用来产生第二控制电压；其中第二控制电压被应用到第二差分时钟缓冲器，第二控制电压调整来自第二差分时钟缓冲器的真实输出和互补输出的第二共模电压；由此，第二共模电压由第二均衡器和第二共模感应器调整。
2. 根据权利要求1所述的差分时钟发生器，还包括第一均衡器，从第一共模感应器接收第一共模电压，并从第二共模感 应器接收第二共模电压，用来产生第一控制电压；其中第一控制电压被应用到第一差分时钟缓冲器，第一控制电压调整 来自第一差分时钟缓冲器的真实输出和互补输出的第一共模电压。
3. 根据权利要求2所述的差分时钟发生器，其中第二均衡器是一个差 分-单端(DTS)转换器。
4. 根据权利要求2所述的差分时钟发生器，还包括在第一差分时钟缓冲器内的第一流入电流源，第一流入电流源被第一 控制电压控制以调整第一差分时钟缓冲器内的流入电流，进而调整第一共 模电压；和在第二差分时钟缓冲器内的第二流入电流源，第二流入电流源被第二 控制电压控制以调整第二差分时钟缓冲器内的流入电流，进而调整第二共 模电压。
5. 根据权利要求4所述的差分时钟发生器，其中差分时钟缓冲器包括第一感应差分晶体管，具有一个由真实输入控制的栅极，和一个连接 到第一流入电流源的源极，以及一个连接到第一感应节点的漏极；第一输出差分晶体管，具有一个由真实输入控制的栅极，和一个连接 到第一流入电流源的源极，以及一个连接到第一输出节点的漏极；第一电流镜，用来将穿过第一感应差分晶体管的电流镜像到第一输出 差分晶体管；第二感应差分晶体管，具有一个由真实输入控制的栅极，和一个连接 到第二流入电流源的源极，以及一个连接到第二感应节点的漏极；第二输出差分晶体管，具有一个由真实输入控制的栅极，和一个连接 到第二流入电流源的源极，以及一个连接到第二输出节点的漏极；第二电流镜，用来将穿过第二感应差分晶体管的电流镜像到第二输出 差分晶体管。
6. 根据权利要求5所述的差分时钟发生器，其中第一电流镜包括第一感应镜像晶体管，被连接到第一感应差分晶体管的漏极；和第一输出镜像晶体管，被连接到第一输出差分晶体管的漏极；其中第二电流镜包括一个被连接到第二感应差分晶体管漏极的第二感 应镜像晶体管，和一个被连接到第二输出差分晶体管漏极的第二输出镜像 晶体管。
7. 根据权利要求6所述的差分时钟发生器，其中第一感应镜像晶体管、 第一输出镜像晶体管、第二感应镜像晶体管和第二输出镜像晶体管的栅极 被连接在一起，并被连接到一个镜像偏压。
8. 根据权利要求7所述的差分时钟发生器，其中第一感应镜像晶体管、 第一输出镜像晶体管、第二感应镜像晶体管和第二输出镜像晶体管包括p-通道晶体管。 4
9. 根据权利要求8所述的差分时钟发生器，其中第一感应差分晶体管、 第一输出差分晶体管、第二感应差分晶体管和第二输出差分晶体管包括n-通道晶体管。
10. 根据权利要求8所述的差分时钟发生器，其中第一感应差分晶体 管、第一输出差分晶体管、第二感应差分晶体管和第二输出差分晶体管包 括NPN双极晶体管。
11. 根据权利要求5所述的差分时钟发生器，其中第一共模感应器包括第一感应电阻器，被连接在第一感应节点和第一共模节点之间；和 第二感应电阻器，被连接在第二感应节点和第一共模节点之间； 其中第一共模节点载有第一共模电压。
12. 根据权利要求1所述的差分时钟发生器，还包括-多个输出差分时钟缓冲器，每个在真实输入上和互补输入上接收反馈 时钟，每个输出差分时钟缓冲器感应真实输入和互补输入之间的电压差， 并利用一个被缓冲的输出时钟驱动真实输出和互补输出；因此产生多个差分缓冲输出时钟。
13. 根据权利要求12所述的差分时钟发生器，其中缓冲基准时钟被输 出作为第一输出时钟；其中，第一输出时钟和多个差分缓冲输出时钟之间的静态相位偏移通 过使用第二均衡器和第二共模感应器调整第二共模电压而降低。
14. 一种差分锁相环(PLL)，包括差分基准时钟，以载有差分基准时钟的第一对差分信号的第一输入共 模电压为特征；差分反馈时钟，以载有差分反馈时钟的第二对差分信号的第二输入共 模电压为特征；其中第一输入共模电压和第二输入共模电压是不同的电压；第一差分缓冲器，接收载有差分基准时钟的第一对，并产生载有差分 缓冲基准时钟的第一缓冲对；第一差分-单端转换器，接收第一缓冲对，并产生第一单端时钟；第二差分缓冲器，接收载有差分反馈时钟的第二对，并产生载有差分 缓冲反馈时钟的第二缓冲对；第二差分-单端转换器，接收第二缓冲对，并产生第二单端时钟；第一共模感应器，被连接到第一差分缓冲器，用来产生第一感应共模 电压；第二共模感应器，被连接到第二差分缓冲器，用来产生第二感应共模 电压；第一均衡器，接收第一感应共模电压，用来调整载有差分缓冲基准时 钟的第一缓冲对的一个共模电压，以回应第一感应共模电压；一个相位比较器，从第一差分-单端转换器接收第一单端时钟，并从第 二差分-单端转换器接收第二单端时钟，用来产生一个充电信号和一个放电信号，以回应第一单端时钟和第二单端时钟之间的相位差；一个滤波电容器，产生一个感应电压；一个充电器，用来对滤波电容器进行充电，以回应来自相位比较器的 充电信号；一个放电器，用来对滤波电容器进行放电，以回应来自相位比较器的 放电信号；和一个压控振荡器，产生具有一个频率的差分反馈时钟，该频率由滤波 电容器的感应电压控制，由此，由第一输入共模电压和第二输入共模电压之间的差引起的，差 分基准时钟和差分反馈时钟之间的静态相位偏移，被第一均衡器补偿。
15.根据权利要求14所述的差分锁相环，还包括第二均衡器，接收第二感应共模电压，用来调整载有差分缓冲反馈时 钟的第二缓冲对的一个共模电压，以回应第二感应共模电压。
16. 根据权利要求15所述的差分锁相环，还包括-一个目标电压，其被应用到第一均衡器，并被应用到第二均衡器，第 一均衡器比较第一感应共模电压和目标电压，以产生第一控制电压应用到 第一差分缓冲器，来调整载有差分缓冲基准时钟的第一缓冲对的共模电压；其中目标电压也被应用到第一均衡器，并被应用到第二均衡器，第二 均衡器比较第二感应共模电压和目标电压，以产生第二控制电压应用到第 二差分缓冲器，来调整载有差分缓冲反馈时钟的第二缓冲对的共模电压；由此，比较感应共模电压和目标电压以产生控制电压到差分缓冲器。
17. 根据权利要求15所述的差分锁相环，其中第一均衡器也接收第二 感应共模电压，第一均衡器比较第一感应共模电压和第二感应共模电压， 以产生第一控制电压应用到第一差分缓冲器，来调整载有差分缓冲基准时 钟的第一缓冲对的共模电压；其中第二均衡器也接收第一感应共模电压，第二均衡起比较第二感应 共模电压和第一感应共模电压，以产生第二控制电压应用到第二差分缓冲 器，来调整载有差分缓冲反馈时钟的第二缓冲对的共模电压。
18. —种零延迟缓冲器，包括一个差分基准时钟，其在第一对差分线上承载，差分基准时钟有第一 输入共模电压；一个差分反馈时钟，其在第二对差分线上承载，差分反馈时钟有第二 输入共模电压；其中第一输入共模电压和第二输入共模电压是不同的电压，它们可能 导致静态相位偏移；第一差分缓冲装置，接收载有差分基准时钟的第一对，用来产生载有 差分缓冲基准时钟的第一缓冲对；第一差分-单端转换装置，接收第一缓冲对，用来产生第一单端时钟；第二差分缓冲装置，接收载有差分反馈时钟的第二对，用来产生载有差分缓冲反馈时钟的第二缓冲对；第二差分-单端转换装置，接收第二缓冲对，用来产生第二单端时钟；第一共模感应装置，被连接到第一差分缓冲器装置，用来产生第一感应共模电压；第二共模感应装置，被连接到第二差分缓冲器装置，用来产生第二感 应共模电压；第一均衡装置，接收第一感应共模电压，用来调整载有差分缓冲基准 时钟的第一缓冲对的一个共模电压，以回应第一感应共模电压；相位比较装置，从第一差分-单端转换装置接收第一单端时钟，并从第 二差分-单端转换装置接收第二单端时钟，用来产生一个充电信号和一个放 电信号，以回应第一单端时钟和第二单端时钟之间的相位差；滤波电容装置，用来产生一个感应电压；充电装置，用来对滤波电容装置进行充电，以回应来自相位比较装置 的充电信号；放电装置，用来对滤波电容装置进行放电，以回应来自相位比较装置 的放电信号；压控振荡装置，用来产生有一个频率的差分反馈时钟，该频率由滤波 电容装置的感应电压控制；和第一输出差分时钟缓冲装置，接收差分反馈时钟，用来驱动第一差分 缓冲输出时钟；由此，由第一输入共模电压和第二输入共模电压之间的差引起的，差 分基准时钟和第一差分缓冲输出时钟之间的静态相位偏移，被第一均衡装 置进行补偿。
19.根据权利要求18所述的零延迟缓冲器，包括第二均衡装置，接收第二感应共模电压，用来调整载有差分缓冲反馈 时钟的第二缓冲对的一个共模电压，以回应第二感应共模电压。
20.根据权利要求18所述的零延迟缓冲器，还包括第二输出差分时钟缓冲装置，接收差分反馈时钟，用来驱动第二差分缓冲输出时钟；第三输出差分时钟缓冲装置，接收差分反馈时钟，用来驱动第三差分 缓冲输出时钟；其中由第一差分缓冲装置产生的差分缓冲基准时钟被输出作为第四差 分缓冲输出时钟；由此第一、第二、第三和第四差分缓冲输出时钟之间的静态相位偏移， 被第一均衡器装置降低，补偿共模电压的差。
全文摘要
一种零延迟时钟发生器有一个锁相环(PLL)，其产生一个反馈时钟，以及接收一个基准时钟。所有时钟都是差分的，并有一个共模电压。一个外部产生的基准时钟的共模电压可能不同于内部产生的反馈时钟的共模电压。基准时钟和反馈时钟的共模电压上的差会导致延迟变化，其导致产出时钟的静态相位偏移。一个共模感应和均衡器感应被缓冲的基准和反馈时钟的共模电压，并产生控制电压。控制电压调整共模电压和差分缓冲器的延迟，差分缓冲器接收基准和反馈时钟。控制电压调整差分缓冲器以便匹配被缓冲的基准和反馈时钟的共模电压。接着，被缓冲的时钟被应用到PLL的一个相频检测器。
文档编号H03L7/08GK101536315SQ200780001619
公开日2009年9月16日 申请日期2007年11月23日 优先权日2007年11月23日
发明者温皓明, 邝国权 申请人:香港应用科技研究院有限公司