技术编号:7516130
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明有关于延迟线以及使用此延迟线的存储器控制电路,特别有关于使用拟似 NM0S作为延迟单元的延迟线以及使用此延迟线的存储器控制电路。背景技术在许多种电路中,延迟锁相回路(delay locked loop, DLL)电路用以同步所须频 率以避免因为不同步而产生的错误。 请同时参阅图la、图lb和图2。图la绘示了先前技术的模拟延迟锁相回路电路 的方块图。图2绘示了图la、图lb中所示的模拟延迟锁相回路电路的通常操作的时序图。 模拟延迟锁相回路电路100包...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。