专利名称：延迟线以及使用此延迟线的存储器控制电路的制作方法
技术领域：
本发明有关于延迟线以及使用此延迟线的存储器控制电路，特别有关于使用拟似 NM0S作为延迟单元的延迟线以及使用此延迟线的存储器控制电路。
背景技术：
在许多种电路中，延迟锁相回路(delay locked loop, DLL)电路用以同步所须频 率以避免因为不同步而产生的错误。 请同时参阅图la、图lb和图2。图la绘示了先前技术的模拟延迟锁相回路电路 的方块图。图2绘示了图la、图lb中所示的模拟延迟锁相回路电路的通常操作的时序图。 模拟延迟锁相回路电路100包含多个延迟单元101 107、相位检测器109、电荷泵111以 及回路滤波器113。延迟单元101 107用以延迟输入信号Ckin以产生和输入信号Ckin 同步的输出信号C、。通常而言，延迟单元101 107可形成延迟线115。而且，延迟单元 101 107中每个延迟单元所产生的输入信号可具有不同的延迟量，如图2所示的CKpCK2、
CK3........CKn等，输入信号CKpCK2......中的每一个都可因不同需求被撷取出来。在此
例中，延迟单元的数量是n，因此每一延迟单元的延迟量是输入信号CKin以及输出信号CKn 之间的总延迟量除以n。 —般而言，相位检测器109、电荷泵111以及回路滤波器113形成了控制电路，用 以控制延迟单元101 107。相位检测器109用以比较输入信号CKin以及输出信号CKn以 产生上升信号UP以及下降信号DN。上升信号UP以及下降信号DN通知电荷泵111以及回 路滤波器113产生控制电压V。tel以控制延迟单元101 107的操作。由于电荷泵111以 及回路滤波器113的操作为本领域技术人员所知悉，在此不再赘述。通过此方法，延迟单元 101 107的延迟量可被调整以使输出信号CKn和输入信号CKin同步。也就是说，输入信 号CKin和输出信号CKn间的延迟总量Dl和输入信号CKin的周期相等。
图lb为已知数字延迟锁相回路(digital DLL) 121的功能方块图。延迟锁相回 路电路121包含有具有多个延迟单元125串联而成的延迟线(delayline) 123、相位检测器 127以及延迟锁相回路控制器(DLL cont roller) 129。每一个延迟单元125可用来提供预 定的延迟量dt，因此，如果在延迟单元123中所有延迟单元125的个数为K，那么在输入频 率CLKi上的延迟时间总共等于K乘以dt，接着，延迟频率CLKd以及输入频率CLKi会被传 送到相位检测器127，最后，当已知相位检测器127连续两次检测到延迟频率CLKd以及输入 频率CLKi之间具有180度的相位差(亦即相位转变)时，已知相位检测器127就会输出通 知信号Sc到延迟锁相回路控制器129。换句话说，通知信号Sc是用来告知延迟锁相回路控 制器129 :此时延迟频率CLKd的相位已落后输入频率CLKi的相位达360度，所以，延迟锁 相回路控制器129会不断地编程(programming)每一个延迟单元125的延迟量dt以增加 施加于输入频率CLKi的延迟总量，直到相位检测器127产生通知信号Sc为止。其中延迟 锁相回路控制器129可还包含数字回路滤波器131。 在已知技术中，会使用互补式金属氧化物半导体(Complementary MetalOxide
4semiconductor, CMOS)来作为延迟单元101 107。然而互补式金属氧化物半导体具有较 大的延迟量，因此在较高频信号时会造成输出信号的抖动(jitter)，进而影响延迟锁相回 路的分辨率(resolution)。
发明内容
因此本发明是提出一种新的延迟单元，其具有较低的延迟量。 本发明的一实施例揭露了一种延迟线，包含至少一延迟单元，其中该延迟线使用 该延迟单元中至少其一延迟输入信号延迟以形成输出信号，且该延迟单元是以拟似N型金 属氧化物半导体(Pseudo NM0S)实施。 本发明的一实施例揭露了一种存储器控制电路，包含延迟锁相回路。此延迟锁相 回路具有至少一延迟单元，其中该延迟锁相回路使用该延迟单元中至少其一延迟输入信号 延迟以形成输出信号，且该延迟单元是以拟似N型金属氧化物半导体实施。
本发明的另一实施例揭露了一种存储器控制电路，包含延迟锁相回路。此延迟锁 相回路具有至少一延迟单元，其中该延迟锁相回路使用该延迟单元中至少其一延迟输入 信号延迟以形成输出信号，且该延迟单元是以拟似N型金属氧化物半导体实施。此拟似N 型金属氧化物半导体包含P型金属氧化物半导体，其源极耦接至第一电压电平；以及第一 N型金属氧化物半导体，其漏极耦接于该P型金属氧化物半导体的漏极，且其栅极接收输入 信号，其中该拟似N型金属氧化物半导体根据该输入信号在该P型金属氧化物半导体的该 漏极产生第一输出信号，且该第一输出信号作为下一级的该延迟单元的该输入信号，且该 下一级延迟单元根据该输入信号产生第二输出信号；以及第二 N型金属氧化物半导体，其 漏极耦接于该第一N型金属氧化物半导体的源极，其源极耦接于第二电压电平，其中该第 二电压电平低于该第一 电压电平。
图la、图lb绘示了先前技术的延迟锁相回路电路的方块图。 图2绘示了图la、图lb中所示的延迟锁相回路电路的通常操作的时序图。 图3绘示了拟似N型金属氧化物半导体其中一种结构的电路图。 图4绘示了图3所示的拟似N型金属氧化物半导体的操作的示意图。 图5(a)和5(b)绘示了使用图3所示的拟似N型金属氧化物半导体以形成延迟线
的示意图。 图6绘示了使用前几级延迟单元的输出信号以作为拟似N型金属氧化物半导体的 P型金属氧化物半导体的致能信号的示意图。 图7绘示了使用前几级延迟单元的输出信号以作为拟似N型金属氧化物半导体的 P型金属氧化物半导体的致能信号的示意图。 图8绘示了已知技术的延迟单元与根据本发明的实施例的延迟单元的特性比较 图。[主要元件标号说明] 101、103、105、107、125、501、503、505、507、601、603、605、607、701、703、705、707
延迟单元
100、 121 延迟锁相回路电路 109、 127 相位检测器 111 电荷泵 113 回路滤波器 129延迟锁相回路控制器 301 PMOS 303 、305 NMOS
具体实施例方式
在说明书及上述的申请专利范围当中使用了某些词汇来指称特定的元件。本领域 技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及上述 的申请专利范围并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来 作为区分的准则。在通篇说明书及上述的请求项当中所提及的「包含」为开放式的用语，故 应解释成「包含但不限定于」。此外，「耦接」一词在此是包含任何直接及间接的电气连接手 段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接于该第 二装置，或通过其它装置或连接手段间接地电气连接至该第二装置。 本发明所提出的概念为利用拟似N型金属氧化物半导体(P seudo NM0S)来作为 延迟单元。如本领域技术人员所知悉，拟似N型金属氧化物半导体是由一 P型金属氧化物 半导体拟(PM0S)和多个N型金属氧化物半导体(NM0S)构成，通常是作为逻辑门使用。图3 绘示了拟似N型金属氧化物半导体其中一种结构的电路图。如图3所示，拟似N型金属氧 化物半导体300包含PM0S 301以及NM0S 303、305。其中PM0S 301的栅极通常会接于低电 位，因此会一直处于导通的状态，NMOS 303会接收输入信号CLK而在PM0S 301的漏极产生 输出信号0UT。而NM0S 305会接收致能信号ENn来决定N型金属氧化物半导体300是否运 作。 这样的结构因为输入电阻主要是由NMOS 303和305所形成，因此会具有负载较轻 的特性(因为NMOS的输入电阻要比PMOS的输入电阻来得小。而且，因为PMOS 301通常会 处于导通的状态，因此相较于CMOS，会有较小的电压摆幅(Swing)。如图4所示，CMOS的最 低输出电压会到地电位(实线波形)，而拟似N型金属氧化物半导体的最低电压会比地电位 来得高，因此拟似N型金属氧化物半导体300会具有较小的电压摆幅。因为具有较小的输 入电阻以及较小的电压摆幅，因此若将拟似N型金属氧化物半导体作为延迟单元使用，会 具有较小的延迟量。 图5绘示了使用图3所示的拟似N型金属氧化物半导体以形成延迟线的示意图。 如图5(a)所示，每一拟似N型金属氧化物半导体501、503、505以及507的输出是作为下一 级拟似N型金属氧化物半导体的输入信号使用，因此输出信号OutpOutyOutyOu^就如同 图2所示的C&、 CK2、 CK3、 CK4 一般，会具有不同的延迟量。图5 (b)则绘示了当把多个拟似 N型金属氧化物半导体501、503、505以及507作为延迟单元以形式延迟线的示意图。通过 图5(a)和图5(b)，可以确实了解当拟似N型金属氧化物半导体作为延迟单元时的电路接线 关系。 请再参照图3，由于拟似N型金属氧化物半导体300中的PMOS 301 —直处于一种导通的状态，因此当输入信号CLK为高电平而使得NMOS 303导通时，会使PM0S 301和NM0S 303、305同时导通而造成所谓的短路电流(shortcurrent)。此短路电流的电流值较大，因 此会造成N型金属氧化物半导体300在作为延迟单元时会有较大的能量损耗。因此，本发 明还提出了使用致能信号以关闭PMOS 301的概念。如图3所示，PM0S 301的栅极接收致 能信号ENp，以在NMOS 303导通后(亦即输出信号Out变成低电平后)关闭PMOS 301，以 减少short current现象的发生。此致能信号ENp可由其它电路所产生，或由前几级的延 迟单元所产生。 图6和图7绘示了使用前几级延迟单元的输出信号以作为拟似N型金属氧化物半 导体的P型金属氧化物半导体的致能信号的示意图。在图6中，是将前两级延迟单元的输出 信号反相以作为致能信号ENp。例如，延迟单元601的输出信号被反相以作为延迟单元605 的致能信号ENp，而延迟单元603的输出信号被反相以作为延迟单元607的致能信号ENp。 在图7中，是将前三级延迟单元的输出信号作为致能信号ENp。例如，延迟单元701的输出 信号被作为延迟单元707的致能信号ENp，而延迟单元703的输出信号被作为延迟单元709 的致能信号ENp。须注意的是，图6和图7的电路图仅用以举例，在此概念下的任何变动均 应在本发明的范围之内。 图8绘示了已知技术的延迟单元与根据本发明的实施例的延迟单元的特性比较 图，其是根据实际测量的数据绘制而成。如图8所示，一般CM0S的延迟单元的延迟量约为 104ps，而使用拟似N型金属氧化物半导体作成的延迟单元其延迟量仅有60ps甚至可低到 只有50ps。请留意在图8中，使用拟似N型金属氧化物半导体作成的延迟单元具有两种延 迟量，其延迟量大小取决于拟似N型金属氧化物半导体中的PMOS的关闭(即不导通)状 况。当PMOS关闭较不完整，短路电流的情况会比较严重但导通较快，因此会有较小的延迟 量。而当PMOS关闭较完整时(例如在栅极施加较大的正电压)，短路电流的情况会比较小 但PMOS若想再度导通会比较耗时，因此会有较大的延迟量。因此，根据本发明的延迟单元 的延迟量跟PMOS的导通状态有关。此外，由于PMOS的导通状态是取决于致能信号ENp，因 此亦可视为根据本发明的延迟单元的延迟量致能信号ENp跟有关。 根据上述的实施例，使用拟似N型金属氧化物半导体的延迟单元具有较小的延迟 量而且易于控制，而且可使用致能信号来避免短路电流并控制延迟量。然而，须注意的是虽 然上述的实施例是以含有一 PMOS、二 NMOS的拟似N型金属氧化物半导体作说明，但并非用 以限定本发明，拟似N型金属氧化物半导体具有相当多的形态(例如一PMOS，四NMOS，且 NMOS可为串联或并联的状态)，均应包含在本发明的范围之内。而且，本发明的概念不限定 于图la和图lb中所示的延迟锁相回路电路，亦可使用在其它的延迟锁相回路电路上。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与 修饰，皆应属本发明的涵盖范围。
权利要求
一种延迟线，其特征包含至少一延迟单元，其中该延迟线使用该延迟单元中，至少其一延迟输入信号延迟以形成输出信号，且该延迟单元是以拟似N型金属氧化物半导体实施。
2. 根据权利要求1所述的延迟线，被使用在延迟锁相回路中。
3. 根据权利要求2所述的延迟线，其特征在于该延迟锁相回路被使用在存储器控制电 路中。
4. 根据权利要求1所述的延迟线，其特征在于该拟似N型金属氧化物半导体包含 P型金属氧化物半导体，其源极耦接至第一电压电平；以及多个N型金属氧化物半导体，耦接于该P型金属氧化物半导体的漏极以及第二电压电 平之间，其中该第一电压电平高于该第二电压电平；其中该些N型金属氧化物半导体其中之一接收输入信号，而该拟似N型金属氧化物半 导体根据该输入信号在P型金属氧化物半导体的该漏极处产生输出信号。
5. 根据权利要求4所述的延迟线，其特征在于该些N型金属氧化物半导体包含 第一 N型金属氧化物半导体，其漏极耦接于该P型金属氧化物半导体的漏极，且其栅极接收输入信号，其中该拟似N型金属氧化物半导体根据该输入信号，在该P型金属氧化物半 导体的该漏极产生第一输出信号，且该第一输出信号作为下一级的该延迟单元的该输入信 号，且该下一级延迟单元根据该输入信号产生第二输出信号；以及第二 N型金属氧化物半导体，其漏极耦接于该第一 N型金属氧化物半导体的源极，其源 极耦接于第二电压电平，其中该第二电压电平低于该第一 电压电平。
6. 根据权利要求4所述的延迟线，其特征在于该P型金属氧化物半导体还接收致能信 号，以在该输出信号为特定电平时，使该P型金属氧化物半导体不导通。
7. 根据权利要求6所述的延迟线，其特征在于该些延迟单元其中之一，是以作为前级 的其它该些延迟单元其中之一所产生的前级延迟输入信号作为该致能信号。
8. 根据权利要求7所述的延迟线，还包含触发器，用以反相该前级延迟输入信号以作 为该致能信号。
9. 根据权利要求6所述的延迟线，其特征在于该延迟单元的延迟量与该致能信号有关。
10. —种存储器控制电路，其特征包含 延迟锁相回路，具有至少一延迟单元，其中该延迟锁相回路使用该延迟单元中至少其一延迟输入信号延迟 以形成输出信号，且该延迟单元是以拟似N型金属氧化物半导体实施。
11. 根据权利要求IO所述的存储器控制电路，其特征在于该拟似N型金属氧化物半导 体包含P型金属氧化物半导体，其源极耦接至第一电压电平；以及多个N型金属氧化物半导体，耦接于该P型金属氧化物半导体的漏极以及第二电压电 平之间，其中该第一电压电平高于该第二电压电平；其中该些N型金属氧化物半导体其中之一接收输入信号，而该拟似N型金属氧化物半 导体根据该输入信号在P型金属氧化物半导体的该漏极处产生输出信号。
12. 根据权利要求11所述的存储器控制电路，其特征在于该些N型金属氧化物半导体包含第一 N型金属氧化物半导体，其漏极耦接于该P型金属氧化物半导体的漏极，且其栅极 接收输入信号，其中该拟似N型金属氧化物半导体根据该输入信号在该P型金属氧化物半 导体的该漏极产生第一输出信号，且该第一输出信号作为下一级的该延迟单元的该输入信 号，且该下一级延迟单元根据该输入信号产生第二输出信号；以及第二 N型金属氧化物半导体，其漏极耦接于该第一 N型金属氧化物半导体的源极，其源 极耦接于第二电压电平，其中该第二电压电平低于该第一 电压电平。
13. 根据权利要求11所述的存储器控制电路，其特征在于该P型金属氧化物半导体还 接收致能信号，以在该输出信号为特定电平时，使该P型金属氧化物半导体不导通。
14. 根据权利要求13所述的存储器控制电路，其特征在于该些延迟单元其中之一，是 以作为前级的其它该些延迟单元其中之一所产生的前级延迟输入信号作为该致能信号。
15. 根据权利要求14所述的存储器控制电路，还包含触发器，用以反相该前级延迟输入信号以作为该致能信号。
16. 根据权利要求13所述的存储器控制电路，其特征在于该延迟单元的延迟量与该致能信号有关。
17. —种存储器控制电路，其特征包含 延迟锁相回路，具有至少一延迟单元，其中该延迟锁相回路使用该延迟单元中至少其一延迟输入信号延迟 以形成输出信号，且该延迟单元是以拟似N型金属氧化物半导体实施，该拟似N型金属氧化 物半导体包含P型金属氧化物半导体，其源极耦接至第一电压电平；以及第一 N型金属氧化物半导体，其漏极耦接于该P型金属氧化物半导体的漏极，且其栅极 接收输入信号，其中该拟似N型金属氧化物半导体根据该输入信号在该P型金属氧化物半 导体的该漏极产生第一输出信号，且该第一输出信号作为下一级的该延迟单元的该输入信 号，且该下一级延迟单元根据该输入信号产生第二输出信号；以及第二 N型金属氧化物半导体，其漏极耦接于该第一 N型金属氧化物半导体的源极，其源 极耦接于第二电压电平，其中该第二电压电平低于该第一 电压电平。
18. 根据权利要求17所述的存储器控制电路，其特征在于该P型金属氧化物半导体还 接收致能信号，以在该输出信号为特定电平时，使该P型金属氧化物半导体不导通。
19. 根据权利要求18所述的存储器控制电路，其特征在于该些延迟单元其中之一，是 以作为前级的其它该些延迟单元其中之一所产生的前级延迟输入信号作为该致能信号。
20. 根据权利要求19所述的存储器控制电路，还包含触发器，用以反相该前级延迟输入信号以作为该致能信号。
21. 根据权利要求18所述的存储器控制电路，其特征在于该延迟单元的延迟量与该致 能信号有关。
全文摘要
一种延迟线，包含至少一延迟单元，其中延迟线使用延迟单元中，至少其一延迟输入信号延迟以形成输出信号，且延迟单元是以拟似N型金属氧化物半导体(Pseudo NMOS)实施。本发明还公开了使用此延迟线的存储器控制电路。
文档编号H03K5/13GK101789772SQ200910009840
公开日2010年7月28日 申请日期2009年1月24日 优先权日2009年1月24日
发明者刘维理 申请人:南亚科技股份有限公司