技术编号:7516659
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及延迟电路设计领域,特别是涉及一种延迟锁相环。背景技术近年来,随着半导体技术、数字信号处理技术及通信技术的飞速发展,芯片的集成 密度越来越高、规模越来越大、工作速度也越来越快,这使得作为芯片重要组成部分的片内 时钟的质量更为重要。因为无条件稳定的延迟锁相环(delay locked loop-DLL)具有"零 延迟"、低噪声,低抖动(iitter)以及易于设计的特点,适合应用于大规模高速芯片的时钟 同步。 延迟锁相环(DLL)的核心部件是压控延迟线...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。