专利名称：一种延迟锁相环的制作方法
技术领域：
本发明涉及延迟电路设计领域，特别是涉及一种延迟锁相环。
背景技术：
近年来，随着半导体技术、数字信号处理技术及通信技术的飞速发展，芯片的集成 密度越来越高、规模越来越大、工作速度也越来越快，这使得作为芯片重要组成部分的片内 时钟的质量更为重要。因为无条件稳定的延迟锁相环(delay locked loop-DLL)具有"零 延迟"、低噪声，低抖动(iitter)以及易于设计的特点，适合应用于大规模高速芯片的时钟 同步。 延迟锁相环(DLL)的核心部件是压控延迟线(VCDL)，它的主要作用是产生多个 (如1到i个)与原信号延迟一定时间(如^到t》的新的输出信号。通常设计各级间延 迟时间是相同的，即t「t卜工是一定的。但是从分析和仿真得知，当在输出节点上加上多路 选择器(mux)后，由于mux输出对输入的影B向，其延迟时间会随节点位置不同而不同。当 前后两个选择的信号在同一个mux内时，负载变化的影响可以相互抵消一部分，从而只受 到每个mux第一个延迟单元延迟变化的影响。然而，当前后两个选择的信号在两个不同的 mux时，负载的变化会产生突变，这个突变在仿真中表现为延迟步长在切换过程中出现的一 个明显跳变，此种情形将会限制延迟控制的精度，影响VCDL各级延迟的一致性。
总之，目前需要本领域技术人员迫切解决的一个技术问题就是如何提高延迟控 制的精度，保证VCDL各级延迟的一致性。
发明内容
本发明所要解决的技术问题是提供一种延迟锁相环，用以提高延迟控制的精度， 保证VCDL各级延迟的一致性。 为了解决上述技术问题，本发明实施例公开了一种延迟锁相环，包括压控延迟线 和多路选择器，其中，所述压控延迟线包括多个级联的延迟单元，所述多路选择器包括多个 差分对管，各个差分对管的栅极分别与一延迟单元的输出节点相连，所述差分对管一端通 过共享电流源与接地电压(VSS)相连，另一端经负载器件与电源电压(VDD)相连；所述多路 选择器还包括 连接在差分对管与共享电流源之间的第一开关；
连接在差分对管与负载器件之间的第二开关； 所述多路选择器的输出端节点位于所述第二开关和负载器件之间； 当选择某个延迟单元的输出节点i时，与该输出节点i相连的差分对管的第一开
关和第二开关导通，其它差分对管的第一开关和第二开关断开，使得当前多路选择器的输
出为该输出节点i。
优选的，所述的延迟锁相环，还包括 第三开关，连接在所述差分对管远离电源电压(VDD)的一端，与一固定电平之间；所述第三开关与第一开关构成互补开关。 优选的，所述差分对管由NM0S管组成，所述负载器件由PM0S管组成。 优选的，所述电源电压(VDD)接入负载器件的源极，所述负载器件的漏极分别与
各个差分对管的漏极相连，各个差分对管的源极通过共享电流源与接地电压(VSS)相连。 优选的，所述第一开关连接在所述差分对管的源极与电流源之间； 所述第二开关连接在所述负载器件的漏极与差分对管的漏极之间； 所述多路选择器的输出端节点位于所述第二开关和相应的负载器件之间。 优选的，所述第三开关连接在所述差分对管的源极与一固定电平之间。 优选的，所述差分对管由PMOS管组成，所述负载器件由NMOS管组成。 本发明实施例还公开了一种延迟锁相环，包括压控延迟线和多路选择器，其中，
所述压控延迟线包括多个级联的延迟单元，所述多路选择器包括多个输入对管，各个输入
对管包括串联的第一输入管和第二输入管，所述第一输入管和第二输入管的栅极相连，并
分别与一延迟单元的输出节点相连；所述第一输入管的一端通过共享电流源与电源电压
(VDD)相连，所述第二输入管的一端通过共享电流源与接地电压(VSS)相连；所述多路选择
器还包括 连接在所述第一输入管与电源电压(VDD)端的共享电流源之间的开关，以及，连
接在所述第二输入管与接地电压(VSS)端的共享电流源之间的开关组成的第一开关组； 连接在所述第一输入管远离电源电压(VDD)的一端的开关，以及，连接在所述第
二输入管远离接地电压(VSS)的一端的开关组成的第二开关组； 所述多路选择器的输出端节点位于该第二开关组的两个开关之间； 当选择某个延迟单元的输出节点i时，与该输出节点i相连的输入对管的第一开
关组和第二开关组导通，其它输入对管的第一开关组和第二开关组断开，使得当前多路选
择器的输出为该输出节点i。
优选的，所述的延迟锁相环，还包括 第三开关组，包括连接在所述第一输入管靠近电源电压(VDD)的一端与第一固定
电平之间的开关，以及，连接在所述第二输入管靠近接地电压(VSS)的一端与第二固定电
平之间的开关；所述第三开关组与第一开关组构成互补开关。 优选的，所述第一输入管为PMOS管，所述第二输入管为NMOS管。 优选的，所述电源电压(VDD)通过共享电流源接入第一输入管的源极，第一输入
管的漏极与第二输入管的漏极相连，所述第二输入管的源极通过共享电流源与接地电压
(VSS)相连。 优选的，所述第一开关组由连接在所述第一输入管的源极与电源电压(VDD)端的 共享电流源之间的开关；以及，连接在所述第二输入管的源极与接地电压(VSS)端的共享 电流源之间的开关组成。 优选的，所述第二开关组由连接在所述第一输入管的漏极与多路选择器的输出端 节点之间的开关，以及，连接在所述第二输入管的漏极与多路选择器的输出端节点之间的 开关组成。 优选的，所述第三开关组由连接在所述第一输入管与电源电压(VDD)之间的开 关，以及，连接在所述第二输入管与接地电压(VSS)之间的开关组成。
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优选的，所述第一输入管为NM0S管，所述第二输入管为PMOS管。
与现有技术相比，本发明具有以下优点 本发明通过改变传统DLL的设计，在mux中的差分对管与VSS端的共享电流源之 间增加第一开关，以及，在差分对管与负载器件之间增加第二开关，并相应改进了 mux的控 制信号，即当选择某个延迟单元的输出节点i时，若该输出节点i连接到muxj，则此时muxj 的控制信号使得muxj中对应节点i所连接的差分对管1\的第一开关和第二开关导通，其 它差分对管的第一开关和第二开关断开。从而使得延迟的步长在mux切换的过程中不会出 现明显跳变，也就是说，即使前后两个选择的信号在两个不同的mux时，负载也不会产生突 变，从而可以保证DNL小于一定的数值，提高VCDL的延迟控制精度。 本发明还可以在差分对管远离VDD的一端，与一固定电平之间增加第三开关，以 保证在当前差分对管的输入不使用时，差分对管的状态为一定态，从而更进一步提高了 VCDL的延迟控制精度。
图1是本发明的一种VCDL和mux的连接示意图；
图2是本发明的一种延迟锁相环实施例1的电路结构图
图3是本发明的一种延迟锁相环实施例2的电路结构图,
具体实施例方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实 施方式对本发明作进一步详细的说明。 为使本领域技术人员更好地理解本发明，以下进一步说明本专利发明人发现VDCL 各级延迟时间不一致问题的仿真和分析过程。 参考图l，假定VCDL由N个延迟单元构成，分别为1，2，3，4， . . . ， i， i+l， . . .N-l， N。其中，第i个延迟单元的输出信号记作ni，同时，它也是第i+l个单元的输入信号。由于 DLL在实际使用中多为高速电路，因此延迟单元多使用模拟延迟单元，其输出波形介于正弦 波形和方波之间。mux—般使用模拟mux。为了减少功耗， 一般采用多层次mux的方法，即 相邻多个延迟单元共用一个mux(图1中为4个延迟单元共用1个mux)，多个mux(如图1 中所示muxu—miDq,m)的输出信号再使用下一层的mux进一步选择，直到最后选择出唯一 的一个输出信号。 假定输出信号在t。 = 0时进入VCDL，则在^时到达ni， t2时到达n2，...，记第i 个延迟单元在选通第j个信号时的延迟时间为h,j，则有Ti,j二ti-t卜p不失一般性，如图 1所示假设限定每4个延迟单元共用一个mux,忽略mux的延迟，认为延迟主要由延迟单元 引起，则 选择第1个信号时，^ = t ia ;
选择第2个信号时，t2 = t u+ t 2,2 ;
选择第3个信号时，t3 = t t 2,3+ t 3,3 ;选择第4个信号时，t4二 Tm+Tu+Tu+Tw;
选择第5个信号时，t5 = T T 2,5+ T 3,5+ T 4,5+ T 5,5 ;
如果所有的延迟单元完全相同，则ti将形成一条直线，ti-ti—工将完全相同。采用 DNL(微分非线性)来表示这一特性，DNL的自变量是节点的索引i，输出为第i级延迟与第 i-l级延迟的差，对DNL进行归一话，将延迟除以平均延迟，从而以最低位(LSB)为单位，可 以得出DNL = 0。可以理解的是，若要使VCDL具有较好的延迟控制精度，应当保证DNL小于 一定的数值。 然而，在实际中，由于mux也是延迟单元的负载，其输出在每次都不一样(即选通 的信号在每次都不一样)，使得延迟单元每次需要注入mux的电流不相同，从而使得延迟时 间每次也不相同。例如，如果mux输出和输入的信号完全相同，则输出和输入之间的电容就 相当于"消失"。假定输出和输入的相位差(即指两个频率相同的交流电相位的差，通常的 取值范围为小于等于n (180° ))为A e ，可以确定的是，对应的延迟单元的延迟为A e 的函数；还可以确定，该函数为周期2Ji的周期函数，且在一定范围内为单调的。需要说明 的是，由于相位差A e引起延迟单元的延迟变化非常小，因此可以认为、=T+f(A e);
其中，t是各个延迟单元都相同的。仿真表明f(a e)是一个奇对称的函数，且在a e = o附近单调。因为f(A e)与t相比非常小，因此在下面还可以假设第i级延迟单元的输 出相位为i* e 。 根据以上推导可以得知 v、 = Tu+、2-iu = (T+f(e)) + (T+f(o))-(T+f(o)) = T+f(e); t3_t2 = t i,3+t; 2,3+t 3,3-( t i,2+t; 2,2) = t+f (2 9 );
t4_t3 = t +f (3 9 ) 而当输出信号从第一个mux(连接第l-4个延迟单元的mux)切换到第二个mux(连 接第5-8个延迟单元的mux)时，这个规律将被打破，即，t5_t4 = ( T T 2,5+ T 3,5+ T 4,5+ T 5,5) _ ( T T 2,4+ T 3,4+ T 4,4) 从上式可以看出，采用传统的mux设计，当第二个mux选择第5个输出节点时，第 一个mux仍然选择第1个输出节点(因为在传统的mux设计中，这样可以简化mux的控制 逻辑)。 此时，即 t5-t4 = f (o) +f (- e) +f (-2 e) +f (-3 e) +f (o) -f (3 e) -f (2 e) -f (e) -f (o) + t = f (0) -2 (f (e) +f (2 e) +f (3 e)); 如果e不大，可以将f(e)近似写成i^e ，可以更清楚地获得t「t4 =-I2*e 。
在这种情况下，即可发现延迟的步长在mux切换的过程中出现了一个明显的跳变，从而限 制了 VCDL的延迟控制精度。对其他节点的分析类似，在此不赘述。 综上可以得知，当前后两个选择的信号在同一个mux内时，负载变化的影响可以 相互抵消一部分，从而只受到每个mux第一个延迟单元延迟变化的影响。当前后两个选择 的信号在两个不同的mux时，负载的变化产生了突变，从而限制了 DNL。
为了消除mux切换对DNL的影响，本专利发明人创造性地对传统的DLL进行了改 变，具体可以参考图2所示的本发明的一种延迟锁相环实施例1的电路结构图，在本实施 例中，DLL包括VCDL和mux,其中，VCDL包括多个级联的延迟单元，mux包括多个差分对管， 即如图所示的Til和T12、 T21和T22， T31和T32、 T41和T42，各个差分对管的栅极分别与 VCDL中一延迟单元(Delay cell)的输出节点inl、 in2、 in3、 in4相连，其中，T11、T21、T31
7和T41分别接收inl、in2、in3、in4正的差分输入信号，T12、T22、T32和T42分别接收inl、 in2、 in3、 in4负的差分输入信号。 各个差分对管的一端通过共享电流源与接地电压VSS相连，另一端经负载器件 Rload与电源电压VDD相连；其中，负载器件用来增加阻抗，电流源用来提供尾电流，均为模 拟mux中的一种通用结构。在具体实现中，所述差分对管可以由NMOS管组成，相应地，负 载器件Rload可以由PM0S管组成；即如图2所示，电源电压VDD接入负载器件Rload的源 极，负载器件Rload的漏极与差分对管的漏极相连，差分对管的源极通过电流源与接地电 压VSS相连。 当然，作为另一种示例，所述差分对管也可以由PM0S管组成，相应地，所述负载器
件则由NM0S管组成。对于此部分的实际器件选用，本发明无需加以限制。 本发明实施例的一个重点改进之处在于，在各个差分对管与VSS之间，即如图2中
差分对管的源极与电流源之间，分别连接有相应的第一开关Sla、 S2a、 S3a、 S4a ;在各个差
分对管与负载器件Rload之间，即如图2中负载器件Rload的漏极与差分对管的漏极之间，
分别连接有相应的第二开关Slb、 S2b、 S3b、 S4b。在这种情况下，mux的输出端节点out则
分别位于所述第二开关Slb、 S2b、 S3b、 S4b和相应的负载器件Rload之间。 可以理解的是，当没有第一开关Sia时，由于多个差分对管共享一个电流源，则某
个差分对管的差分输入信号可能通过这个共享端耦合到其它差分对管，而通过加上这个第
一开关，则可以有效地避免这种耦合的影响。而第二开关则可以在某个mux不被选通时，使
得out端的信号不会影响到其输入端。 本发明实施例的又一重点改进之处在于，改变了对mux的控制信号，即在本发明 实施例中，控制信号接入所述开关(在本实施例中可以包括第一开关和第二开关)的控制 端，当所述开关采用M0S管实现时，所述控制信号可以接入所述M0S管开关的栅极，并对应 所述MOS管开关的特性，发出有效的控制信号。例如，当采用PMOS管开关实现时，则有效控 制信号为高电平信号；当采用W0S管开关实现时，则有效控制信号为低电平信号。在这种 情况下，当选择某个延迟单元的输出节点i时，若该输出节点i连接到muxj，则此时控制信 号使得muxj中对应节点i所连接的差分对管Ti的第一开关和第二开关导通，其它差分对管 的第一开关和第二开关断开，即在这种情况下，muxj的输出则为该输出节点i。
在多层mux的结构中应用本发明实施例，若当前选择某个延迟单元的输出节点i 连接到muxj，则在选通muxj之前的mux (在此指与muXj同层的、位于该muXj之前的其它mux, 如图1中muxu艮卩为muxu之前的mux，muxu、muxu艮卩为muxu之前的mux，以此类推)的 控制信号可以使得其输入处于断开状态，而选通muxj之后的mux(在此指与muXj同层的、 位于该muxj之后的其它mux,如图1中muXl,2即为mux^之前的mux,以此类推)的控制信 号为无关项，不影响电路的功能和性能，从而可以根据需要随意设置。此外，如果保证只有 muxj的输出有效，其它mux的输出为高阻态，则可以省略该层之后的mux。
作为本发明的另一种优选实施例，本发明还可以包括连接在所述差分对管远离 VDD的一端，与一固定电平之间的第三开关，即如图2中差分对管的源极与一固定电平之间 的Slc、 S2c、 S3c、 S4c，需要说明的是，图中仅仅给出了固定电平为一种未接电流源的接地 电压VSS的示例，在具体实现中，本领域技术人员采用任一种固定电平都是可行的。所述第 三开关与第一开关构成互补开关。也就是说，当第一开关为导通状态时，第三开关为断开状态；反之，当第一开关为断开状态时，第三开关为导通状态。 在本实施例中，所述控制信号可以接入所述第一开关、第二开关和第三开关的控制端，在这种情况下，当控制信号使mux的输出为某个延迟单元的输出节点i时，则与该节点i相连的差分对管的第一开关和第二开关导通，第三开关断开；控制信号使某个延迟单元的输出节点i断开时，则与该节点i相连的差分对管的第一开关和第二开关断开，第三开关导通。此处增加的第三开关可以在当前差分对管的输入不使用时，保证该差分对管的状态为一定态。 应用本发明实施例，当在选用某一个mux时，仅有当前mux会被选通，该mux之前的其它mux将会全部关断，则在这种情况下，选通信号之前的延迟均为一个相同的值t '，而选通信号本身对应的延迟为T+f(A e)，仍以图1为例，即可据此有如下推导t厂^ = Tu+T2,2—Tu = (T+f(A e))+T ， _T+f(A 9)) = T ，； t3-t2= Ti,3+T2,3+T3,3-(Ti,2+T2,2)=
(T+f(A 9))+T ， + T ' _((T+f(A 9)+T ， ) = T ，； t4_t3 = t ，；t5_t4= ( T T 2,5+ T 3,5+ T 4,5+ T 5,5) _ ( T !,4+ T 2,4+ T 3,4+ T 4,4)=
(T +f ( A e) ) + T ， *4_ ( ( T +f ( A e) + T ， *3) = T ，。 可以看出，本发明延迟的步长在mux切换的过程中不会出现明显跳变，也就是说，即使前后两个选择的信号在两个不同的mux时，负载也不会产生突变，从而可以保证DNL小于一定的数值，提高VCDL的延迟控制精度。 参考图3，示出了本发明的一种延迟锁相环实施例2的结构图，在本实施例中，DLL包括VCDL和mux,其中，VCDL包括多个级联的延迟单元，mux包括多个输入对管，各个输入对管包括串联的第一输入管和第二输入管，即如图所示的T13和T14、T23和T24，T33和T34、T43和T44 ;所述第一输入管和第二输入管的栅极相连，并分别与VCDL中一延迟单元的输出节点inl、 in2、 in3、 in4相连。 其中，各个第一输入管的一端通过共享电流源与电源电压VDD相连，各个第二输入管的一端通过共享电流源与接地电压VSS相连。在具体实现中，所述第一输入管可以为PMOS管，相应地，第二输入管可以为NMOS管；S卩如图3中电源电压VDD通过共享电流源接入第一输入管的源极，第一输入管的漏极与第二输入管的漏极相连，第二输入管的源极通过共享电流源与接地电压VSS相连。 当然，作为另一种示例，所述第一输入管也可以为NMOS管，相应地，所述第二输入管也可以为PMOS管。对于此部分的实际器件选用，本发明无需加以限制。
本发明实施例的一个重点改进之处在于，mux还可以包括以下开关组
连接在所述第一输入管与VDD端的共享电流源之间的开关以及连接在所述第二输入管与VSS端的共享电流源之间的开关组成的第一开关组，即如图3中连接在第一输入管的源极与VDD端的共享电流源之间的Spla、Sp2a、Sp3a、Sp4a，以及，第二输入管的源极与VSS端的共享电流源之间的Snla、Sn2a、Sn3a、Sn4a ;也就是说，Spla和Snla、Sp2a和Sn2a、Sp3a和Sn3a、 Sp4a和Sn4a即分别为输入对管T13和T14、 T23和T24， T33和T34、 T43和T44的第一开关组； 连接在所述第一输入管远离VDD的一端的开关以及连接在所述第二输入管远离7/8页
VSS的一端的开关组成的第二开关组，即如图3中连接在第一输入管的漏极与mux的输出端 节点out之间的Splb、Sp2b、Sp3b、Sp4b，以及，第二输入管的漏极与mux的输出端节点out 之间的Snlb、 Sn2b、 Sn3b、 Sn4b ;也就是说，Splb和Snlb、 Sp2b和Sn2b、 Sp3b和Sn3b、 Sp4b 和Sn4b即分别为输入对管T13和T14、 T23和T24， T33和T34、 T43和T44的第二开关组。
在本实施例中，mux的输出端节点out位于该第二开关组的两个开关之间，即如图 3中的Splb和Snlb之间、Sp2b和Sn2b之间、Sp3b和Sn3b之间、Sp4b和Sn4b之间。
在本发明实施例中，所述控制信号可以接入所述开关(在本实施例中可以包括第 一开关组和第二开关组)的控制端，如当所述开关均采用M0S管实现时，所述控制信号可以 接入所述MOS管开关的栅极，并对应所述MOS管开关的特性，发出有效的控制信号。例如，当 采用PMOS管开关实现时，则有效控制信号为高电平信号；当采用NMOS管开关实现时，则有 效控制信号为低电平信号。在这种情况下，当控制信号选择某个延迟单元的输出节点i时， 与该输出节点i相连的输入对管的第一开关组和第二开关组导通，其它输入对管的第一开 关组和第二开关组断开，使得当前mux的输出为该输出节点i。 本实施例中，所述第一开关组同样用于避免某个输入管的输入信号通过这个共享 端耦合到其它输入管。第二开关组则同样可以在某个mux不被选通时，使得out端的信号 不会影响到其输入端。 作为本发明的另一种优选实施例，本发明还可以包括连接在第一输入管靠近电源 电压VDD的一端与第一固定电平之间的开关以及连接在第二输入管靠近接地电压VSS的一 端与第二固定电平之间的开关组成的第三开关组，即如图3中连接在第一输入管与电源电 压VDD之间的Splc、Sp2c、Sp3c、Sp4c，以及，连接在第二输入管与接地电压VSS之间的开关 Snlc、 Sn2c、 Sn3c、 Sn4c ;也就是说，Splc和Snlc、 Sp2c和Sn2c、 Sp3c和Sn3c、 Sp4c和Sn4c 即分别为输入对管T13和T14、 T23和T24， T33和T34、 T43和T44的第三开关组。需要i兑 明的是，图中仅仅给出了第一固定电平为一种未接电流源的电源电压VDD，以及，第二固定 电平为一种未接电流源的接地电压VSS的示例，在具体实现中，本领域技术人员采用任一 种固定电平都是可行的。所述第三开关组与第一开关组构成互补开关。即当第一开关组为 导通状态时，第三开关组为断开状态；反之，当第一开关组为断开状态时，第三开关组为导 通状态。 在本实施例中，所述控制信号可以接入所述第一开关、第二开关和第三开关的控 制端，在这种情况下，当控制信号使mux的输出为某个延迟单元的输出节点i时，则与该节 点i相连的差分对管的第一开关组和第二开关组导通，第三开关组断开；控制信号使某个 延迟单元的输出节点i断开时，则与该节点i相连的差分对管的第一开关组和第二开关组 断开，第三开关组导通。此处增加的第三开关组可以在当前差分对管的输入不使用时，保证 该差分对管的状态为一定态。 当然，在具体实现中，所述开关可以采用现有技术任一种开关器件，并不限于上述 MOS管的示例，本发明对此无需加以限制。 本发明实施例在实际中可应用于各种延迟锁相环中，例如， 一种典型的延迟锁相 环可以包括鉴相器、电荷泵、环路滤波器、偏置产生器、VCDL及本发明的mux，由于应用本发 明VCDL的延迟精度可以得到控制，从而在实际中还可以使得延迟锁相环的延时配置更加 灵活。
10说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与
其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。 最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将
一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作
之间存在任何这种实际的关系或者顺序。 以上对本发明所提供的一种延迟锁相环进行了详细介绍，本文中应用了具体个例 对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方 法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式
及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
1权利要求
一种延迟锁相环，其特征在于，包括压控延迟线和多路选择器，其中，所述压控延迟线包括多个级联的延迟单元，所述多路选择器包括多个差分对管，各个差分对管的栅极分别与一延迟单元的输出节点相连，所述差分对管一端通过共享电流源与接地电压(VSS)相连，另一端经负载器件与电源电压(VDD)相连；所述多路选择器还包括连接在差分对管与共享电流源之间的第一开关；连接在差分对管与负载器件之间的第二开关；所述多路选择器的输出端节点位于所述第二开关和负载器件之间；当选择某个延迟单元的输出节点i时，与该输出节点i相连的差分对管的第一开关和第二开关导通，其它差分对管的第一开关和第二开关断开，使得当前多路选择器的输出为该输出节点i。
2. 如权利要求1所述的延迟锁相环，其特征在于，还包括第三开关，连接在所述差分对管远离电源电压(VDD)的一端，与一固定电平之间；所述 第三开关与第一开关构成互补开关。
3. 如权利要求1或2所述的延迟锁相环，其特征在于，所述差分对管由NMOS管组成，所 述负载器件由PMOS管组成。
4. 如权利要求3所述的延迟锁相环，其特征在于，所述电源电压(VDD)接入负载器件的 源极，所述负载器件的漏极分别与各个差分对管的漏极相连，各个差分对管的源极通过共 享电流源与接地电压(VSS)相连。
5. 如权利要求4所述的延迟锁相环，其特征在于，所述第一开关连接在所述差分对管 的源极与电流源之间；所述第二开关连接在所述负载器件的漏极与差分对管的漏极之间； 所述多路选择器的输出端节点位于所述第二开关和相应的负载器件之间。
6. 如权利要求5所述的延迟锁相环，其特征在于，所述第三开关连接在所述差分对管 的源极与一固定电平之间。
7. 如权利要求1或2所述的延迟锁相环，其特征在于，所述差分对管由PMOS管组成，所 述负载器件由NMOS管组成。
8. —种延迟锁相环，其特征在于，包括压控延迟线和多路选择器，其中，所述压控延迟 线包括多个级联的延迟单元，所述多路选择器包括多个输入对管，各个输入对管包括串联 的第一输入管和第二输入管，所述第一输入管和第二输入管的栅极相连，并分别与一延迟 单元的输出节点相连；所述第一输入管的一端通过共享电流源与电源电压(VDD)相连，所 述第二输入管的一端通过共享电流源与接地电压(VSS)相连；所述多路选择器还包括连接在所述第一输入管与电源电压(VDD)端的共享电流源之间的开关，以及，连接在 所述第二输入管与接地电压(VSS)端的共享电流源之间的开关组成的第一开关组；连接在所述第一输入管远离电源电压(VDD)的一端的开关，以及，连接在所述第二输 入管远离接地电压(VSS)的一端的开关组成的第二开关组；所述多路选择器的输出端节点位于该第二开关组的两个开关之间；当选择某个延迟单元的输出节点i时，与该输出节点i相连的输入对管的第一开关组 和第二开关组导通，其它输入对管的第一开关组和第二开关组断开，使得当前多路选择器 的输出为该输出节点i。
9. 如权利要求8所述的延迟锁相环，其特征在于，还包括第三开关组，包括连接在所述第一输入管靠近电源电压(VDD)的一端与第一固定电平 之间的开关，以及，连接在所述第二输入管靠近接地电压(VSS)的一端与第二固定电平之 间的开关；所述第三开关组与第一开关组构成互补开关。
10. 如权利要求8或9所述的延迟锁相环，其特征在于，所述第一输入管为PMOS管，所 述第二输入管为NMOS管。
11. 如权利要求10所述的延迟锁相环，其特征在于，所述电源电压(VDD)通过共享电流 源接入第一输入管的源极，第一输入管的漏极与第二输入管的漏极相连，所述第二输入管 的源极通过共享电流源与接地电压(VSS)相连。
12. 如权利要求11所述的延迟锁相环，其特征在于，所述第一开关组由连接在所述第 一输入管的源极与电源电压(VDD)端的共享电流源之间的开关；以及，连接在所述第二输 入管的源极与接地电压(VSS)端的共享电流源之间的开关组成。
13. 如权利要求12所述的延迟锁相环，其特征在于，所述第二开关组由连接在所述第 一输入管的漏极与多路选择器的输出端节点之间的开关，以及，连接在所述第二输入管的 漏极与多路选择器的输出端节点之间的开关组成。
14. 如权利要求13所述的延迟锁相环，其特征在于，所述第三开关组由连接在所述第 一输入管与电源电压(VDD)之间的开关，以及，连接在所述第二输入管与接地电压(VSS)之 间的开关组成。
15. 如权利要求8或9所述的延迟锁相环，其特征在于，所述第一输入管为NMOS管，所 述第二输入管为PMOS管。
全文摘要
本发明公开了一种延迟锁相环，包括压控延迟线和多路选择器，所述压控延迟线包括多个级联的延迟单元，所述多路选择器包括多个差分对管，各个差分对管的栅极分别与一延迟单元的输出节点相连，所述差分对管一端通过共享电流源与接地电压相连，另一端经负载器件与电源电压相连；所述多路选择器还包括连接在差分对管与共享电流源之间的第一开关；连接在差分对管与负载器件之间的第二开关；所述多路选择器的输出端节点位于所述第二开关和负载器件之间；本发明可以提高延迟控制的精度，保证VCDL各级延迟的一致性。
文档编号H03L7/08GK101777910SQ201010033860
公开日2010年7月14日 申请日期2010年1月8日 优先权日2010年1月8日
发明者高峻 申请人:北京中星微电子有限公司