专利名称：一种联合不等能力保护和串扰避免的片上总线编码的制作方法
技术领域：
本发明属于片上网络和集成电路设计的应用技术领域，特别是基于片上网络的片 上总线编码设计。
背景技术：
在深亚微米(DSM)片上系统(SoC)设计中，由于线间串扰的影响，全局互连总线产 生了极大的延时和功耗，串扰噪声和电磁干扰使得片上总线极易发生错误传输。与此同时， 由高能中子和α粒子产生的电离辐射会引发单粒子翻转事件(SEU)，使得诸如路由缓冲、 存储单元和寄存器这样的串行逻辑发生比特翻转。片上网络(NoC)作为未来SoC的发展 方向，核间的高速、可靠和低功耗通信是片上总线设计的关键。总线编码是一种改善功耗、 延时和可靠性的有效手段，目前在这一领域提出了通过减少自过渡和耦合过渡的低功耗码 (LPC, low power coding) ^M7JnMWW^ (CAC, crosstalk avoidancecoding) > L^i, 及改善可靠性的差错控制码(ECC，error correction coding)。LPC通过减少过渡活动来减少充放电所引发的总线功耗，其中，参考文献Man M R, Burleson W P. Bus-invert coding for low-power 1/0[J]. IEEE Transaction on Very Large ScaleInteger (VLSI) system, March 1995，(3) :49-58.提出的反相码 BIC (bus-invert codes)仅考虑 了自过渡活动，而参考文献 Zhang Y，Lach J, Skadron K， et al. Odd/even bus invert withtwo-phase transfer for buses with coupling[C]// Proceedings of the 2002 InternationalSymposium on Low Power Electronics and Design. Monterey, USA [ISLPED]，August 2002 :12-14.提出的奇偶反相码 0/E BIC(odd-even bus-invert coding)通过同时减小自过渡和耦合过渡来降低功耗。这两种 LPC不具备差错控制特性，而且由于其编译码过程过于复杂，对片上通信的整体延时会带来 很大的影响。CAC目前主要是针对最大耦合ρ = 2的情况。参考文献Duan C, Tirumala A，Khatri S P. Analysis and avoidance of cross-talk in on-chip buses[C]// Proceedings of hot interconnects, Monterey, CA, USA [ACM], 2001 :133-138.中提出的 CAC 通过使 相继传输的数据码字不引起相邻线发生反方向过渡，将最差延时减小为(1+2λ) τ0Ο上 述条件被称为禁用过渡条件FT (forbidden transition)，满足该条件的码为禁用过渡码 (FTC, forbidden transition code)，通过在相邻线间插入屏蔽线是最简单的FTC。参考 文献 Victor B, Keutzer K. Bus encoding toprevent crosstalk delay [C] // IEEE/ACM International Conference on Computer Aided Design, Montreal, Canada [ICCAD], November 2001 :57-63.通过使传输的码字都不含“010”和“ 101 ”模式使最差延时变为 (1+2 λ) τ0Ο上述条件被称为禁用模式条件FP (forbidden pattern)，满足该条件的码是禁 用模式码(FPC，forbidden pattern code)，通过复制每一数据比特可以得到最简单的FPC。 满足FTC和FPC的CAC码对自过渡和耦合过渡会有所改善，因而它们具备一定的LPC特性， 但没有差错控制特性。
目前的ECC只是一些简单奇偶校验码、周期循环码和Hamming码等。然而，这些 ECC并不具有CAC和LPC特性。在NoC存储转发路由策略中，信息包结构可分为包头部分 和数据部分，其中数据部分包含了数据位和校验位。通过调节校验矩阵(H矩阵)的线性 依赖性，不等能力保护码(UEP)为信息的不同部分提供了不同级别的保护能力。参考文 献 Avijit D, Touba N A. Reliable network-on-chip using a low cost unequal error protectioncode[C]// 22nd IEEE international symposium on defect and fault tolerance in VLSI system, Washington, DC, USA [IEEE Computer Society],2007 3-11.提出了单比特纠错、相邻双比特检错、选择性相邻双比特纠错码(SEC-DAED-SDAEC)， 它具有如下属性1)所有的单比特错误可以被纠错；幻所有的相邻双比特错误可以被检 错；3)包头部分内以及包头与数据部分的交叉处的所有相邻双比特错误可以被纠错。但 SEC-DAED-SDAEC码不具备串扰避免特性。
发明内容
为了实现低功耗、高速和可靠NoC片上通信，本发明提出了一种联合 SEC-DAED-SDAEC 和 CAC 的综合码。称为 SEC-DAED-SDAEC+DAP 码。在NoC中，信息的传输依靠存储转发路由策略，因此信息包包含包头部分和数据 部分，包头部分包含有重要的路由地址。如果包头部分误码，会导致整个信息包传输错误， 引起NoC性能恶化。本发明的联合码中，SEC-DAED-SDAEC码部分可以为信息包头部分提供 比数据部分更强的检错纠错能力，降低信息包头部分的误码概率。然而，SEC-DAED-SDAEC只有差错控制特性，由它所得到码字没有串扰避免特性，因 而并不完全适合用于DSM总线设计。在DSM总线中，串扰对传输延时以及功耗有极大的影 响，消除串扰是提高总线性能的关键。基于统一编码框架，本发明为SEC-DAED-SDAEC增加 串扰避免特性，即联合SEC-DAED-SDAEC和CAC码，可以在SEC-DAED-SDAEC之后直接级联线 性CAC码。本发明考虑选用串扰因子ρ = 2的线性CAC码，其中屏蔽码和复制码都能够将最 差延时减小为(1+2λ)、，它们的冗余信息是一样的，因而有相同的总线面积代价。然而， 复制码可以将SEC-DAED-SDAEC的Hamming距离增加一倍，因而由复制码得到的联合码比由 屏蔽码得到的联合码有更强的纠错能力。本发明在复制码中再增加了 Ibit校验位，可以使 得码的Hamming距离再增加1，进一步提高抗串扰特性。因此本发明中的线性CAC码选用复 制校验码(DAP)。SEC-DAED-SDAEC+DAP联合码的编码过程如下。对于头部为m_bit，数据为n_bit 的(m，η)信息，编码分两个阶段，阶段I进行(m，η, k) SEC-DAED-SDAEC编码，得到不具有 CAC特性的p-bit码字，ρ = m+n+k。为了减小该码字的总线延时，在阶段II进行DAP编 码。首先，对P-bit码字每一信息比特进行复制得到两份拷贝拷贝a(由、… 组成)和 拷贝b(由lv"bp组成)；并将由p-bit码字的奇偶校验位PO附加到拷贝a中，从而拷贝 a 为(m，η, k+1) SEC-DAED-SDAEC，它比普通 SEC-DAED-SDAEC 多了 Ibit 的奇偶校验位。由 于SEC-DAED-SDAEC对信息头部有2_bit的纠错能力，而对其余数据部分有l_bit的纠错能 力，因而信息包头部分和数据部分的Hamming距离分别为5和3。通过级联DAP码后得到的 SEC-DAED-SDAEC+DAP码的Hamming距离至少为7，这样就可以纠正3_bit错误和检测4_bit 错误。SEC-DAED-SDAEC+DAP联合码编码后的码字长度为2p+l。
SEC-DAED-SDAEC+DAP联合码的译码过程如下。首先分别计算拷贝a以及拷贝b的 伴随式和Sb。如果M = 0，即拷贝a无误码，则直接输出拷贝a中的如…、作为译码输 出。如果M Φ 0，即拷贝a有误码，则需要判断拷贝a中是奇数个误码还是偶数个误码。如 果&含偶数个1，则拷贝a含有偶数比特错误；由于SEC-DAED-SDAEC+DAP只能纠3_bit错 误，此时拷贝a有至少2-bit错误，则拷贝b至多有Ι-bit错误；由于SEC-DAED-SDAEC可以 纠Ι-bit错误，则可以利用Sb对拷贝b进行译码输出。如果&含奇数个1，则拷贝a中误 码位数可能是1个或3个；由于SEC-DAED-SDAEC+DAP只能纠3_bit错误，拷贝a有1个或 者3个错误，则拷贝b中有2个或0个错误。此时首先判断Sb是否为0，若Sb = 0，则拷贝 b无误码，可以将拷贝b作为正确的译码输出。若Sb兴0，则此时拷贝a只有Ibit错误，由 于SEC-DAED-SDAEC可以纠l_bit错误，从而可以将拷贝a译码输出。
图 1 是 SEC-DAED-SDAEC+DAP 编码框图其中，11是SEC-DAED-SDAEC编码器，12是奇偶校验位生成器，13是复制码发生器， 14 是 SEC-DAED-SDAEC 码拷贝 a，15 是 SEC-DAED-SDAEC 码拷贝 b。图 2 是 SEC-DAED-SDAEC+DAP 的译码框图
具体实施方案图1给出了 SEC-DAED-SDAEC+DAP联合码的编码框图。对于头部为8_b i t，数 据为M-bit的(8，24)信息，编码分两个阶段，阶段I在编码模块11进行(8，24，6) SEC-DAED-SDAEC编码，得到不具有CAC特性的38-bit码字。为了减小该码字的总线延时， 进行阶段II编码，即DAP编码。其中，在模块13对每一信息比特进行复制得到拷贝a(由 彻…知组成)和拷贝b 15(由^"1337组成)；并将由38-bit码字的奇偶校验位PO附加到 拷贝a中，从而得到(8，24，7) SEC-DAED-SDAEC码的拷贝a 14，它比普通SEC-DAED-SDAEC多 了 Ibit的奇偶校验位。由于SEC-DAED-SDAEC对信息包头部分有2_bit的纠错能力，而对 数据部分有Ι-bit的纠错能力，因而信息包头部分和数据部分的Hamming距离分别为5和 3。因而，图1中通过级联DAP码后得到的SEC-DAED-SDAEC+DAP码的Hamming距离至少为 7，这样就可以纠3-bit错误和检测4bit错误。图2给出了 SEC-DAED-SDAEC+DAP联合码的译码框图。首先在流程21分别计算拷 贝a以及拷贝b的伴随式Sa和Sb，拷贝a 14是(8，24，7) SEC-DAED-SDAEC,它可以纠Ibit 的错误和检测2bit的错误。如果流程22发现拷贝a 14无误码，则流程28直接输出拷贝a 14作为译码结果。如果拷贝a 14有误码，则需要判断拷贝a中是奇数个误码还是偶数个误 码，在流程23判断&是否有奇数个1，即是否有Ibit或!Bbit错误。当&不含奇数个1， 则拷贝a 14含有偶数个比特错误，从而此时拷贝b 15至多有Ibit错误，可以在流程对利 用Sb对拷贝b进行译码输出。当&含奇数个1(即拷贝a 14有1个或3个误码，此时拷 贝b有2个或0个错误)。在流程25判断Sb是否为0，若Sb为0，则拷贝b 15无误码，在 流程27可以将拷贝b作为正确的译码输出；若Sb不为0时，(则拷贝b 15有2-bit错误， 此时拷贝a只有Ι-bit错误)，从而可以在流程沈将拷贝a译码输出。
权利要求
1.联合不等能力保护和串扰避免的片上总线编码设计包括不等能力保护码、串扰避免 码和联合码。不等能力保护码具有单比特纠错、相邻双比特检错、选择性相邻双比特纠错 特性。串扰避免码负责消除总线串扰的影响，使得最差延时由(1+4 λ) τ ^减小为(1+2 λ) τ0ο联合码负责将不等能力保护码和串扰避免码组合在一起，从而得到一种高速、可靠和 低功耗的片上总线综合码。
2.根据权利要求1所述的联合不等能力保护和串扰避免的片上总线编码设计，其特征 在于针对基于NoC存储转发路由策略的信息包结构(信息包头+信息数据)，通过调节校 验矩阵(H矩阵)的线性依赖性，不等能力保护码对信息数据部分具有相邻双比特检错和单 比特纠错能力，同时对信息包头部分有双比特的纠错能力，从而可以更好地保护信息包头 所含的重要路由信息。
3.根据权利要求1所述的联合不等能力保护和串扰避免的片上总线编码设计，其特征 在于通过采用基于复制校验码(DAP)的串扰避免码，可以避免一些大延时和高功耗的总 线过渡，从而可以很好地改善串扰对总线功耗和延时的延时。
4.根据权利要求1所述的联合不等能力保护和串扰避免的片上总线编码设计，其特征 在于通过基于统一编码框架将不等能力保护码和串扰避免码联合起来，联合码同时具有 不等能力保护码的差错控制特性和串扰避免码的串扰避免特性。
全文摘要
本发明提出了一种基于联合不等能力保护码和串扰避免码的综合码。其中，针对基于NoC存储转发路由策略的信息包结构，通过调节校验矩阵(H矩阵)的线性依赖性，不等能力保护码对信息具有相邻双比特检错和单比特纠错能力，同时对信息包头部分有双比特的纠错能力，从而可以更好地保护信息包头所含的重要路由信息。不等能力保护码后级联串扰避免码，可以避免一些大延时和高功耗的总线过渡，从而可以很好地改善串扰对总线功耗和延时的影响。本发明通过基于统一编码框架将不等能力保护码和串扰避免码联合起来得到一种综合码(称为SEC-DAED-SDAEC+DAP码)，该综合码同时具有不等能力保护码的差错控制特性和串扰避免码的串扰避免特性。
文档编号H03M13/11GK102130691SQ20101002808
公开日2011年7月20日 申请日期2010年1月13日 优先权日2010年1月13日
发明者凌翔, 胡剑浩, 谢国梁, 陈亦欧 申请人:电子科技大学