在单端信号传输中降低远端串扰的方法及装置的制造方法
【技术领域】
[0001]本公开主要涉及降低远端串扰的技术。具体而言，本公开涉及通过引入相邻信号网络的容性耦合来降低远端串扰。
【背景技术】
[0002]计算设备可包括主板，诸如印刷电路板(PCB)。主板可载有计算设备的各种元件，例如中央处理单元(CPU)和存储器，并且可为其它外围元件提供连接。CPU可通过诸如触点陈列(LGA)、引脚栅格阵列(PGA)等封装技术被耦合至主板。LGA是用于集成电路的封装，其以在插槽上有引脚而非在集成电路上有引脚而闻名，后一情况可出现于其它封装中，例如PGA。在许多封装技术中，串扰是在封装中产生。串扰在通过信道通信的信号中引起失真。
【附图说明】
[0003]图1是显示了印刷电路板和封装的框图。
[0004]图2是显示了包括在第一接触、第二接触和第三接触之间的容性耦合器的封装部分的透视图。
[0005]图3是显示了包括在第一接触、第二接触和第三接触之间的容性耦合器的封装部分的侧视图。
[0006]图4是显示了包括在第一接触、第二接触和第三接触之间的容性耦合器的封装部分的俯视图。
[0007]图5是显示了包括在第一接触和第二接触以及第三接触之间的容性耦合器的封装部分的俯视图。
[0008]图6是显示了包括相对较大导电板的容性耦合器的框图。
[0009]图7是显示了制造印刷电路板以减少接触之间串扰的方法的框图。
[0010]贯穿本公开和图形的相同的数字被用以引用类似的元件和特征。100系列中的数字是指最初在图1中所用的特征；216系列中的数字是指最初在图2中所用的特征；以此类推。
实施例说明
[0011]本公开主要涉及降低接触之间串扰的技术。被配置为将与电气元件相关联的输入/输出(I/O)耦合至印刷电路板(PCB)的封装包括第一接触、第二接触、和第三接触。在实施例中，接触可包括额外的接触，并不局限于三个接触。每个接触被耦合至垂直导体，例如微过孔(micixwia)，其将接触通信地耦合至被置于封装中不同层次的电气元件。第二接触和第三接触遭受到在耦合至第一接触的第一垂直导体处产生的串扰。在第一垂直导体处产生的串扰是感性的。感性的串扰往往会在与第二和第三接触相关联的信号网络中分别产生噪声。例如，第二接触可与能从第一垂直导体接收感性串扰的信号网络相关联。通过分别在第一和第二接触之间以及第二和第三接触之间形成容性耦合器(coupler)来降低感性串扰。容性耦合器引入了被配置以补偿感性串扰的容性串扰，并且因此降低或消除了在第一垂直导体处产生的感性串扰。
[0012]图1是显示了印刷电路板10(PCB)和封装102的框图。封装102是被配置以接收硅管芯或其它与被电气耦合至PCB 100的电子元件相关联的I/O的介电基板。封装102通过由虚线框104所示的导电元件被电气地耦合至PCB100。导电元件104包括用以与PCB100传输电气信号的任意适合的对象，包括信号网络。这里所述的“信号网络(signal net) ”是被配置以传送电气信号的导体，包括一对导体，诸如PCB路径、过孔、触点陈列插槽引脚、球栅阵列、引脚栅格阵列等等。封装102被配置为接收一个或多个电气元件，诸如微芯片、处理器、存储设备、以及逻辑电路等其它电路元件。封装102包括用以降低串扰的结构，包括下文中参考图2-5所予以说明的容性耦合器、接触、以及垂直导体。
[0013]图2是显示了包括第一接触202、第二接触204和第三接触206的封装部分102的透视图。封装102被贴装于PCB 100的表面上。封装102被配置为提供PCB和电气元件之间的耦合。封装102包括导电元件，包括被配置为将封装102的内部元件相互耦合的导电路径。导电路径可被配置为传输单端信号。这里所述的“单端信号(single-ended signals)”是一种电路结构，其中导电通路传输具有电压的信号，并在封装102中通过参考平面接地。
[0014]第一接触202被耦合至第一垂直导体208。第二接触204被耦合至第二垂直导体210。第三接触206被耦合至第三垂直导体212。垂直导体208、210、212将封装102的电路元件耦合至PCB 100的信号线。接触202、204、206可被配置成不同的形状和尺寸。这里所述的“垂直导体(vertical conductor) ”是一种导电元件，诸如过孔、插槽、引脚等。在一些实施例中，垂直导体208、210、212被排列为具有相对于术语“垂直的(vertical) ”不同的方向，并且是“水平的(horizontal) ”、“对角线的(diagonal) ”，或其它方向。垂直导体212可遭受能在不同垂直导体处的信号中产生噪声的串扰。例如，如虚线框的箭头214所示，串扰可在第一垂直导体208处产生，且在第二垂直导体210和第三垂直导体212处被接收。在一些实施例中，产生的串扰是基于第一垂直导体208至第二垂直导体210或第三垂直导体212的相邻度的。在第一垂直导体208处产生的串扰是感性串扰。
[0015]封装102也可包括被置于第一接触202、第二接触204、以及第三接触206之间的容性耦合器216。容性耦合器216可被配置为降低或消除在第一垂直导体208处产生，且在第二垂直导体210和第三垂直导体212处被接收的感性串扰。容性耦合器216可包括被置于第二接触204之上的导电板218。容性耦合器216可包括另一个被置于第三接触206之上的导电板220。如图2中所示，导电板220被置于互连的底部。在一些实施例中，介电材料分别被置于导电板218、220之间以及第二接触204和第三接触206之间。换言之，导电板218、220被容性地连接至接触204、206。通过容性耦合器216和导电板218、220的电容连接的引入有助于降低或消除在第一垂直导体208处产生，且在第二垂直导体210和第三垂直导体212处被接收的感性串扰。
[0016]图3是显示了包括在第一接触202、第二接触204和第三接触206之间的容性耦合器216的封装部分102的侧视图。如虚线302所示，容性耦合器216可包括被置于第二接触204之上的导电板218以与第二接触204形成平行板电容器。如虚线304所示，容性耦合器216可包括被置于第三接触206之上的导电板220以与第三接触206形成平行板电容器。在一些实施例中，介电材料被包括在导电板302和第二接触204之间。如虚线椭圆214所示，感性串扰被产生于垂直导体208、210、212之间。如以上关于图2所讨论的，容性耦合器216被配置为引入容性串扰来降低或消除产生于垂直导体208、210、212之间的感性串扰。
[0017]图4是显示了包括在第一接触202、第二接触204和第三接触206之间的容性耦合器216的封装部分102的俯视图。在一些实施例中，容性耦合器216是如图4所示的顺序(sequential)耦合器。与第一接触202相关联的第一垂直导体产生感性串扰。如图4中所示，第一接触202通过容性耦合器216被耦合至第二接触204，并且按顺序从第二接触204耦合至第三接触206。容性耦合器216被导电地耦合至第一接触202，并且分别被容性地耦合至第二和第三接触204、206。
[0018]图5是显示了包括在第一接触202、第二接触204以及第三接触206之间的容性耦合器216的封装部分102的俯视图。在一些实施例中，容性耦合器216是如图5所示的并行(parallel)耦合器。分别被耦合至第二和第三接触204、206的第二垂直导体(未示出)和第三垂直导体(未示出)产生感性串扰。在该实施例中，第一接触202通过容性耦合器216并行地被耦合至第二接触204和第三接触206。在该实施例中，容性耦合器216被容性地耦合至第一接触202，并且被导电地耦合至第二接触204和第三接触206。换言之，容性串扰分别从第二和第三接触204、206中的每个被引入至第一接触202。如图5中所示，第一接触202通过包括第一接触202处导电板的容性耦合器216被耦合至第二接触204。第一接触202还通过包括第一接触202处导电板的容性耦合器216被耦合至第三接触206。
[0019]图6是显示了包括相对较大导电板618的容性耦合器216的框图。容性耦合器216能够降低或消除感性串扰的程度可取决于导电板618的尺寸或导电板618和第二接触204之间的距离。如图6中所示，导电板618的尺寸相比图2-5中所示的导电板218是相对较大的。在该实施例中导电板618的尺寸被增大以增加引入的容性串扰的强度。
[0020]图7是显示了制造印刷电路板以减少接触之间串扰的方法700的框图。在方框702处，第一接触被形成于第一垂直导体之上；在方框704处，第二接触被形成于第二垂直导体之上；方法700包括，在方框706处，在第三垂直导体之上形成第三接触。方法700包括，在方框708处，在第一接触、第二接触、以及第三接触之间形成容性耦合器，其中容性耦合器用以消除来自第一垂直导体而被接收于第二垂直导体和第三垂直导体的感性串扰。
[0021]串扰可以是在第一垂直导体处产生，且在第二垂直导体和第三垂直导体被接收的感